3D封装
3D晶圆级封装，英文简称（WLP)，包括CIS发射器、MEMS封装、标准器件封装。是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。主要特点包括：多功能、高效能；大容量高密度，单位体积上的功能及应用成倍提升以及低成本。
一：封装趋势是叠层封(PoP)；低产率芯片似乎倾向于PoP。
二：多芯片封装(MCP)方法，而高密度和高性能的芯片则倾向于MCP。
三：以系统级封装(SiP)技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。
目前的大多数闪存都采用多芯片封装（MCP，Multichip Package），这种封装，通常把ROM和RAM封装在一块儿。多芯封装（MCP）技术是在高密度多层互连基板上，采用微焊接、封装工艺将构成电子电路的各种微型元器件(裸芯片及片式元器件)组装起来，形成高密度、高性能、高可靠性的微电子产品(包括组件、部件、子系统、系统)。技术上，MCP追求高速度、高性能、高可靠和多功能，而不像一般混合IC技术以缩小体积重量为主。但随着Flash闪存以及DRAM闪存追求体积的最小化，该封装技术由于使用了金属丝焊接，在带宽和所占空间比例上都存在劣势，而WSP封装技术将会是一个更好解决方案。
在尺寸和重量方面，3D设计替代单芯片封装缩小了器件尺寸、减轻了重量。与传统封装相比，使用3D技术可缩短尺寸、减轻重量达40-50倍;在速度方面，3D技术节约的功率可使3D元件以每秒更快的转换速度运转而不增加能耗，寄生性电容和电感得以降低;3D封装更有效的利用了硅片的有效区域，与2D封装技术相比，3D技术的硅片效率超过100%;在芯片中，噪声幅度和频率主要受封装和互连的限制，3D技术在降低噪声中起着缩短互连长度的作用，因而也降低了互连伴随的寄生性。
电路密度的提高意味着提高功率密度。采用3D技术制造元器件可提高功率密度，但必须考虑热处理问题。一般需要在两个层次进行热处理，第一是系统设计，即将热能均匀的分布在3D元器件表面;第二是采用诸如金刚石低热阻基板，或采用强制冷风、冷却液来降低3D元器件的温度。为了持续提高电路密度、性能和降低成本，芯片尺寸不断缩小，意味着设计复杂度的提高。然而，3D技术目前只完成了少量复杂的系统及元器件，因此还要改进设计以解决系统复杂度不断增加的问题。
任何一种新技术的出现，其使用都存在着预期高成本的问题，3D技术也不例外。影响叠层成本的因素有：叠层高度及复杂性;每层的加工步骤数目;叠层前在每块芯片上采用的测试方法;硅片后处理等等。
3D封装改善了芯片的许多性能，如尺寸、重量、速度、产量及耗能。当前，3D封装的发展有质量、电特性、机械性能、热特性、封装成本、生产时间等的限制，并且在许多情况下，这些因素是相互关联的。3D封装开发如何完成、什么时候完成?大多数IC专家认为可能会经历以下几个阶段。具有TSV和导电浆料的快闪存储器晶圆叠层很可能会发展，随后会有表面凸点间距小至5μm的IC表面-表面键合出现。最后，硅上系统将会发展到存储器、图形和其它IC将与微处理器芯片相键合。
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