核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

Release time：2026-05-20
author：AMEYA360
source：核芯互联
reading：179

　　在微波射频领域，混频器是收发系统的核心器件。核芯互联依托自主研发的纯CMOS工艺，成功推出CLMX5548E与CLMX5549E两款高性能宽带混频器芯片，以超高集成度、超宽带宽和出色的线性度，为5G通信、探测感知、卫星调制解调等应用提供极具竞争力的国产化解决方案。

　　核心技术优势

　　纯CMOS工艺打造 · 高集成度设计

　　纯CMOS工艺    3.3V单电源    QFN 3mm×2mm    超宽温 -55℃~125℃

　　区别于传统的III-V族工艺(如GaAs)，核芯互联采用标准纯CMOS工艺实现微波混频器，带来显著的成本优势与供应链安全性。片上集成RF巴伦、LO放大链路、可选LO倍频器及偏置控制电路，大幅降低系统BOM成本和设计复杂度。

　　典型应用框图

　　CLMX5549E采用无源双平衡混频架构，RF与IF端口可互换，片上集成LO驱动放大器和可选倍频器，仅需0dBm本振输入即可驱动。下图展示了TDD收发链路中的典型应用及芯片内部框图。

核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

　　图1. TDD收发链路典型应用(左)及CLMX5549E内部框图(右)

　　CLMX5548E · 差分IF宽带混频器

　　CLMX5548E是一款高性能无源双平衡宽带混频器，集成内部RF巴伦，支持2~15GHz超宽带RF频率。其突出特点是采用差分IF端口设计，支持DC~6GHz的IF带宽，特别适用于IF频率延伸至500MHz以下的低频应用场景。

　　▎核心性能指标

核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

　　适用场景

　　IF频率在500MHz以下的超宽带应用，如宽带探测、零中频/低中频接收机、DC耦合基带处理系统等。差分IF端口可直接对接差分IF放大器或差分滤波器，简化信号链设计。

　　CLMX5549E · 单端IF宽带混频器

　　CLMX5549E与CLMX5548E功能类似，区别在于集成了片上IF巴伦，所有RF、LO、IF端口均为单端50Ω匹配，使用更加便捷。推荐用于IF频率在500MHz以上的应用场景，覆盖2~14GHzRF带宽。

　　▎核心性能指标

核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

　　适用场景

　　IF频率在500MHz以上的标准中频应用，如5G微波回传、C/X/Ku波段探测、卫星通信调制解调器等。片上集成IF巴伦，无需外部巴伦器件，进一步减少外围元件数量。

　　实测性能曲线

　　下图展示了CLMX5549E在下混频模式下，全频段(4~15GHz)的变频损耗与IIP3随RF频率的变化曲线。在25℃典型温度下，变频损耗稳定在10~15dB范围内，IIP3保持在23~27dBm的高线性度水平，充分体现了纯CMOS工艺的高性能优势。

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　　图2. 下混频变频损耗与IIP3 vs RF频率(LO功率=0dBm，IF=100MHz，25℃/55℃/85℃/125℃)

　　线性度与端口隔离度

　　CLMX5549E具备出色的线性度和端口隔离性能。输入P-1dB在IF全频段内保持在13dBm以上，IF端口对RF和LO的隔离度分别优于45dB和55dB，有效抑制了信号泄漏和本振馈通。

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　　图3. 输入P-1dB vs IF频率

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　　图4. IF端口隔离度 vs IF频率(IF-RF / IF-LO)

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　　选型建议：IF频率在500MHz以下，或需要差分IF接口的场景，首选CLMX5548E;IF频率在500MHz以上、追求使用便捷性的场景，推荐CLMX5549E。两者均支持上/下变频、LO倍频器可选、双向RF/IF端口互换等灵活配置。

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　　核芯互联 · 让射频设计更简单

　　CLMX5548E与CLMX5549E以纯CMOS工艺实现高性能宽带混频功能，集成片上巴伦与LO驱动链路，以极小封装和极简外围，帮助工程师快速构建5G通信、探测感知、卫星链路等射频系统。核芯互联将持续深耕射频芯片领域，为客户提供更多高品质、高性价比的国产化射频解决方案。

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核芯互联CLRT160 PCIe 4.0 Retimer硬核实力全解析
行业新闻

核芯互联CLRT160 PCIe 4.0 Retimer硬核实力全解析

　　【核心亮点】在数据中心、AI服务器、高性能计算等领域，PCIe Retimer是保障高速信号完整性的核心器件。长期以来，该市场被国际巨头垄断，核心IP依赖外购。核芯互联CLRT160的推出彻底改变了这一格局——其数字协议引擎与模拟PHY前端全部自主设计，未采用任何外购IP，在关键性能指标上全面对标国际主流竞品，并在多项核心参数上实现超越，为国产高端信号调理芯片注入强劲动力。　　一、芯片概览与全自研架构　　PCIe Retimer(重定时器)是物理层信号调理芯片，通过时钟数据恢复(CDR)和均衡技术，从衰减、畸变的信号中提取时钟与数据并重新驱动，消除信道损耗和抖动，显著提升PCIe链路的可靠性与传输距离。　　CLRT160芯片实物照片　　CLRT160是核芯互联推出的8通道(16 Lane)PCIe 4.0协议感知型Retimer，支持最高16 GT/s数据传输速率。与国际主流竞品相比，CLRT160最大的差异化优势在于其数字协议与模拟PHY全部自主设计，未采用任何外购IP——这不仅意味着完全自主可控的供应链安全，更代表着核芯互联在高速SerDes领域积累了从模拟前端到数字协议栈的完整核心技术能力。　　CLRT160 EVM评估板　　【核心优势】全自研架构：CLRT160的数字协议引擎(包括LTSSM状态机、链路均衡训练、低功耗管理等)与模拟PHY前端(SerDes收发器、PLL、CTLE/DFE均衡器等)全部自主设计，未采用任何第三方外购IP。这意味着核芯互联拥有完整的知识产权和深度的技术优化能力，能够针对客户需求进行快速迭代和定制化开发。　　二、信号完整性：收发通道实测性能　　高速信号的质量直接决定了PCIe链路的稳定性和传输距离。CLRT160在收发通道的信号完整性方面表现优异，多项指标超越PCIe 4.0规范要求。　　2.1 发射端(TX)输出性能　　CLRT160 TX端集成3-tap FFE(前馈均衡器)，输出信号幅度可调(900~1200 mVppd)。下图为16 Gbps、PRBS15、板上走线去嵌后的实测眼图。　　CLRT160 TX输出眼图实测(16 Gbps, PRBS15, 去嵌)　　从眼图实测结果可以看出：在16 Gbps速率下，眼图张开度良好，信号质量优异。Height@BER1达到871.75 mV，Width@BER1达到49.805 ps，TIE p-p仅为9.7704 ps，各项关键指标均显著优于PCIe 4.0规范要求。　　2.2 宽频带阻抗匹配实测　　CLRT160 IO集成T-Coil结构，实现宽频带阻抗匹配。在3.5 dB IL cable+PCB测试条件下，TX/RX回波损耗实测结果如下：　　左：TX差模回波损耗 SDD11 右：TX共模回波损耗 SCC11　　RX差模回波损耗 SDD11：全频段 < -12 dB　　2.3 接收端(RX)均衡性能　　CLRT160 RX端是芯片核心技术实力的集中体现。接收端集成全自研16档VGA增益可调、3-stage CTLE(支持自适应)和12-tap DFE(8 fixed tap + 4 floating tap)，全部可根据信道条件进行自适应调节。这一配置处于业界领先水平。　　【技术亮点】3-stage CTLE支持自适应：CLRT160的三阶连续时间线性均衡器(CTLE)采用全自研架构，支持高频boost和低频attenuation的自适应调节，能够精准匹配常见PCB信道的插入损耗特性。配合16档VGA和12-tap DFE，整体均衡链路可在极短时间内完成收敛，适应信道环境变化。　　2.4 回环测试实测验证　　【测试方案】BERT发送 16 Gbps PRBS31 信号，经过 >35 dB IL FR4走线 引入信道衰减，CLRT160 RX接收并恢复数据，送至TX重新发送，最终回到BERT进行误码率统计。测试PASS，BER满足PCIe 4.0规范要求。　　CLRT160系统测试平台(GPU显卡 + CLRT160 Riser Card + 测试平台)　　系统级回环测试是验证Retimer实际工作性能的金标准。在超过35 dB插入损耗的严苛信道条件下，CLRT160 RX端凭借强大的均衡能力成功恢复信号，TX端输出干净的眼图，整条链路误码率(BER)满足PCIe 4.0规范要求。这一结果充分证明了CLRT160在真实应用场景中的可靠性。　　三、时钟性能与抖动指标实测　　参考时钟的质量直接影响Retimer输出信号的抖动性能。CLRT160片内集成两个高性能全自研PLL(8 GHz和5 GHz中心频率)，配合clock input buffer和LP_HCSL driver，可提供高质量的参考时钟输出。　　3.1 片上PLL Phase Noise实测　　左：8G PLL Phase Noise 右：5G PLL Phase Noise　　3.2 100 MHz Refclk输出性能　　CLRT160芯片内部集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟供下游设备使用。　　CLRT160 100MHz Refclk输出Phase Noise实测　　【高集成度】CLRT160片内集成RMS Jitter < 200 fs的高性能全自研PLL，且已集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟。这意味着客户无需额外购买时钟缓冲器，简化了系统时钟树设计，降低了BOM成本。　　四、抖动容限(JTOL)实测：RX性能核心验证　　抖动容限(Jitter Tolerance, JTOL)是衡量接收端性能的核心指标，它表征接收机在不同频率的抖动干扰下维持无误码传输的能力。JTOL测试结果直接反映了CDR(时钟数据恢复)环路的性能和整个RX信号链的鲁棒性。　　CLRT160 JTOL(抖动容限)实测曲线　　【JTOL深度解读】　　1. 全频段大幅超越PCIe 4.0 Spec：蓝色实测曲线在全测试频段(30 KHz ~ 100 MHz)均显著高于绿色PCIe 4.0 Base Spec CC mode Sj mask线，表明CLRT160的RX端在所有抖动频率下都拥有远超规范要求的抖动容限能力。　　2. 低频段达到2x Spec水平：在30 KHz ~ 1 MHz低频抖动区间，CLRT160实测值约为2 UIpp，达到PCIe 4.0规范要求(1 UIpp)的2倍。这说明芯片CDR环路的低频跟踪能力极强，能够有效应对电源噪声、参考时钟耦合等引起的低频抖动。　　3. 中频过渡区域平滑：在1 MHz ~ 10 MHz中频区域，实测曲线平滑过渡，无突兀跌落，体现了CDR环路带宽设计的合理性——在全自研CDR架构下，CLRT160的抖动跟踪与噪声抑制达到了良好平衡。　　4. 高频段保持优异裕量：在10 MHz ~ 100 MHz高频抖动区间，实测值稳定在0.15 ~ 0.2 UIpp，仍然远高于规范要求(~0.1 UIpp)。这表明RX端的高速采样器和均衡器对高频抖动具有出色的抑制能力。　　5. 全自研CDR的实力验证：优异的JTOL表现是CLRT160全自研CDR(时钟数据恢复)环路设计水平的直接体现。从相位检测器、环路滤波器到VCO，全部自研IP确保了各环节的最优匹配和深度优化。　　五、协议支持与诊断功能　　CLRT160的数字协议引擎全自研，完整支持PCIe 4.0协议规范，确保对上层系统完全透明。　　六、延迟与功耗表现　　6.1 信号处理延迟　　在典型的公共时钟模式下，CLRT160的信号处理延迟约为30 ns，与国际主流竞品处于同一水平，满足服务器、存储等对延迟敏感的应用场景需求。　　6.2 功耗管理　　CLRT160支持L1低功耗状态管理，当链路进入空闲状态时，芯片自动切换至低功耗模式，助力系统实现能效优化。同时支持SRIS/SRNS独立参考时钟模式，降低系统对参考时钟同步的严格依赖，进一步提升系统灵活性。　　七、封装设计与供应链优势　　八、CLRT160 vs 国际主流竞品：关键参数对比　　以下为核芯互联CLRT160与业界主流PCIe 4.0 Retimer产品的关键参数对比。后者为国际一线厂商的8-Lane Retimer产品，长期占据市场主导地位。　　【对比结论】CLRT160在链路拆分灵活性(5种 vs 3种)、核心IP自主可控(全自研 vs 部分外购)、接收均衡深度(12-tap DFE + 3-stage自适应CTLE)、PLL抖动性能(<200 fs全自研)、JTOL裕量(2x Spec)以及供应链保障(国产现货+成本优势)等关键维度上，均达到或超越国际主流竞品水平。竞品在眼图监测(EOM)、温度传感器和低延迟模式三个功能点上有差异化设计，但CLRT160在决定信号调理性能的核心指标上表现更为出色。　　九、综合评估与总结　　CLRT160核心竞争优势：　　1. 全自研核心技术 — 数字协议引擎 + 模拟PHY前端全部自主设计，未采用任何外购IP。从LTSSM状态机、CDR环路到SerDes收发器、CTLE/DFE均衡器，拥有完整知识产权，确保供应链安全和技术可控。　　2. 接收均衡业界领先 — 3-stage CTLE(支持自适应)+ 16档VGA + 12-tap DFE(8固定+4浮动)，全链路自适应，支持>35 dB超长信道损耗补偿，JTOL实测全频段超越PCIe 4.0 Spec达2倍。　　3. 高集成度降本增效 — 片内集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟，简化系统时钟树设计，降低BOM成本。　　4. 信号完整性优异 — 集成T-Coil实现宽频带阻抗匹配，TX/RX回波损耗全面优于PCIe 4.0规范要求。TX眼图Height@BER1达871.75 mV，裕量充足。　　5. 国产供应链保障 — 本土化设计、生产与技术支持，供货周期短、响应速度快、价格竞争力强，有效保障客户供应链安全。　　经过全面的技术测试验证并与国际主流竞品的深度对比，核芯互联CLRT160在核心性能指标上已经达到甚至超越了国际一线厂商产品水平。从JTOL实测全频段超越PCIe 4.0规范2倍，到回环测试通过35 dB严苛信道，从全自研PLL抖动<200 fs到TX眼图优异裕量，从5种链路拆分配置的灵活性到全自研IP的供应链安全——CLRT160以强大的均衡能力、灵活的链路配置和高集成度设计，为国产服务器、数据中心、AI加速卡等应用提供了可靠的高端Retimer解决方案。　　国产芯，世界级性能。核芯互联CLRT160，值得您的信赖与选择。　　注：　　1. 文中"国际主流竞品"指业界某一线厂商的PCIe 4.0 8-Lane Retimer产品，该产品长期占据市场主导地位。　　2. CLRT160数据来源于核芯互联官方测试报告及芯片规格书。　　3. 全自研指数字协议引擎和模拟PHY前端(SerDes、PLL、CTLE、DFE、CDR等)均为核芯互联自主设计，未采用第三方外购IP。　　4. 竞品数据来源于其公开Datasheet，部分参数因公开资料有限未完整标注。　　5. 本文仅供参考，不构成采购建议。实际选型请结合具体应用场景进行综合评估。
2026-05-19 09:58 reading：224
核芯互联 CLF2594 与 TI LMX2594 深度对比：六大维度全面领先
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核芯互联 CLF2594 与 TI LMX2594 深度对比：六大维度全面领先

　　在 5G 通信、高端传感、大规模阵列系统以及高速数据转换器时钟等前沿应用领域，宽带频率合成器(PLL)是不可或缺的核心器件。长期以来，德州仪器(TI)的 LMX2594 凭借其出色的相位噪声和抖动性能，在 15GHz 以内频段占据着主导地位。核芯互联(北京)科技有限公司基于成熟 CMOS 工艺平台，推出了高性能宽带频率合成器 CLF2594，实现了对 LMX2594 的原位替换与多项关键指标升级。　　图 CLF2594 产品　　本文将从六大维度深入对比 CLF2594 与 LMX2594，重点呈现 CLF2594 在杂散性能、相位噪声、架构设计、工艺成本、系统集成度以及工作温度范围方面的核心优势。　　一、核心参数总览：关键指标全面领先　　CLF2594 采用与 LMX2594 一致的 QFN40 6×6 mm 封装，管脚完全兼容，支持原位替换。在超过半数的 34 项关键参数中，CLF2594 实现了 18 项提升、8 项持平，仅在频率上限等 5 项指标上略有差距。　　✓ 十大核心优势速览　　34 项完整参数分组对比　　频率与噪声　　输出频率范围差距　　CLF2594: 10 MHz ~ 14 GHz | LMX2594: 10 MHz ~ 15 GHz　　VCO 相位噪声差距　　CLF2594: -121@1M@8GHz | LMX2594: -128@1M@8GHz　　整数积分抖动差距　　CLF2594: 50 ~ 60 fs | LMX2594: 45~55 fs　　小数积分抖动持平　　CLF2594: 70 ~ 90 fs | LMX2594: 未单独列出　　归一化噪声(核心优势)　　归一化热噪声(整数)提升　　CLF2594: -238 dBc/Hz | LMX2594: -236 dBc/Hz　　归一化 1/f 噪声提升　　CLF2594: -130 dBc/Hz | LMX2594: -129 dBc/Hz　　杂散性能(核心优势)　　整数边界杂散提升　　CLF2594: <-55 dBc | LMX2594: ~-40 dBc　　游走杂散提升　　CLF2594: <-65 dBc | LMX2594: 部分频点强游走杂散　　参考杂散(环路带宽可调)持平　　CLF2594: 典型 -75 dBc | LMX2594: 未明确列出　　鉴相杂散(环路带宽可调)持平　　CLF2594: 典型 -80 dBc | LMX2594: 未明确列出　　小数与算法　　小数算法提升　　CLF2594: 多阶 MASH;杂散抑制增强 | LMX2594: 仅 2/3/4 阶 MASH　　小数最大位数提升　　CLF2594: 32 bits | LMX2594: 24 bits　　零误差小数持平　　CLF2594: 支持 | LMX2594: 支持　　电源与基础参数　　供电电压持平　　CLF2594: 3.15 V ~ 3.45 V | LMX2594: 3.15 V ~ 3.45 V　　工作电流(典型值)差距　　CLF2594: 360 mA | LMX2594: 350 mA　　输出功率持平　　CLF2594: >0 dBm | LMX2594: >0 dBm　　内部无倍频次谐波持平　　CLF2594: 支持 | LMX2594: 支持　　KVCO / fout提升　　CLF2594: 2 % | LMX2594: 1 %　　温度与集成度(核心优势)　　工作温度范围提升　　CLF2594: -55 °C ~ +85 °C | LMX2594: -40 °C ~ +85 °C　　片内环路滤波器提升　　CLF2594: 支持 | LMX2594: 不支持　　外围最少阻容感数量提升　　CLF2594: 13 | LMX2594: 31　　VCO 校准时间提升　　CLF2594: 12 μs | LMX2594: 20 μs　　同步与 SYSREF　　跨多片相位同步(SYNC)持平　　CLF2594: 支持 | LMX2594: 支持　　小数相位微调持平　　CLF2594: 支持 | LMX2594: 支持　　可生成/重复与射频同步的 SYSREF持平　　CLF2594: 支持 | LMX2594: 支持　　分频率可编程延迟 SYSREF提升　　CLF2594: 5 ps 步进 | LMX2594: 9 ps 步进　　RAMP 与高级功能　　自动/手动斜坡频率生成(RAMP)持平　　CLF2594: 支持 | LMX2594: 支持　　RAMP 最大扫频带宽提升　　CLF2594: 120 MHz | LMX2594: 50 MHz　　RAMP 过整数零点提升　　CLF2594: 无错乱 | LMX2594: 有错乱　　输入 3~7 倍频差距　　CLF2594: 不支持 | LMX2594: 支持　　全自动/半自动/手动/近频校准持平　　CLF2594: 支持 | LMX2594: 支持　　输出分频器连续 2 分频覆盖至 10MHz提升　　CLF2594: 支持，使用简洁 | LMX2594: 部分频段需 2/3 分频切换　　封装与工艺　　工艺路线提升　　CLF2594: 成熟 CMOS | LMX2594: 特殊工艺　　封装尺寸持平　　CLF2594: QFN40 6×6 mm(原位替换) | LMX2594: QFN40 6×6 mm　　二、杂散性能：架构创新带来的核心竞争力　　在频率合成器的设计中，杂散(Spur)是一个极其关键的指标。杂散信号会干扰主信号，降低系统的信噪比，在传感和通信系统中影响尤为突出。CLF2594 最核心的差异化优势，正是其在杂散抑制上的卓越表现。　　TI 的 LMX2594 架构中包含了预分频级(Pre-R Divider、Pre-N Divider)以及输入倍增器(Multiplier)。虽然输入倍增器可以用来缓解整数边界杂散(IBS)，但复杂的预分频架构本身容易引入额外的杂散分量，而且会频繁出现强游走杂散。　　相比之下，CLF2594 采用了更为创新的架构设计——超高频高线性连续分频器。这一架构上的精简带来了立竿见影的效果，显著抑制了小数模式下的杂散信号数量和幅度，即使在整数边界频点，仍然能够满足大多数项目对于杂散的严苛要求。使得 CLF2594 在对频谱纯度要求极高的应用场景(如高精度测试测量设备、复杂电磁环境下的传感系统)中具有显著的优势。　　小数算法灵活可配　　CLF2594 在小数分频模式下支持 Σ-Δ 调制器加抖动(Dither)功能，并提供多种小数算法，可灵活针对不同频率规划优化杂散分布。同时支持 32 bits 小数分子及分母可调，通过分子、分母的任意搭配，可实现无限精度的小数频点。　　三、相位噪声：更优的噪声底，更低的带内噪声　　相位噪声是频率合成器的另一核心指标，直接决定了系统的信噪比和误码率。CLF2594 在两项归一化噪声指标上均优于 LMX2594：　　这两项指标的提升意味着：在相同的环路带宽和鉴相频率配置下，CLF2594 能够提供更低的带内相位噪声，为系统提供更纯净的时钟信号。对于高速 ADC/DAC 时钟应用而言，更低的带内相位噪声直接转化为更低的时钟抖动，进而提升数据转换器的有效位数(ENOB)。　　四、成熟 CMOS 工艺：极致性价比与供应保障　　除了性能上的突破，CLF2594 在工艺路线上的选择也为其带来了巨大的市场竞争力。　　传统的高端射频芯片往往依赖于昂贵的特殊工艺(如 SiGe BiCMOS)来追求极致的高频性能。而 CLF2594 采用了成熟的 CMOS 工艺进行设计与制造，这一工艺路线的选择带来了两大核心优势：　　✓ 供应链弹性与成本优势　　成熟 CMOS 工艺意味着从设计、流片到封装测试，整个产业链均可在主流代工厂完成，交付周期更有保障。在提供比肩甚至超越 LMX2594 性能的同时，CLF2594 能够以更具竞争力的价格推向市场，帮助客户显著降低系统的整体 BOM 成本。对于需要大规模部署频率合成器的 5G 基站、大规模阵列系统等应用而言，这一成本优势将被成倍放大。　　五、系统集成度：片内滤波器与更简洁的外围设计　　CLF2594 在系统集成度上相比 LMX2594 有着显著的提升，这直接体现在外围电路的简化和板级空间的节省上。　　片内集成环路滤波器是 CLF2594 的一大独特优势。LMX2594 需要在 CPout 引脚外接完整的环路滤波器电路(通常为 2~4 阶，包含多个电阻和电容)，而 CLF2594 则在芯片内部集成了环路滤波器，并支持片内(LF_ONCHIP_EN)或片外(LF_OFFCHIP_EN)两种滤波方案的灵活切换。对于设计把握充足的场景，可直接启用片内滤波器，省去全部外部环路滤波器器件;对于需要更大带宽调节范围的场景，也可保留片外滤波器位置，两者兼顾。　　✓ 外围器件数量减少 58%　　CLF2594 的外围设计更为简洁，将 LMX2594 的外围阻容感数量从 31 个降至 13 个。用户可以在不重做 PCB 的前提下直接焊接进行原位替换，同时还能进一步精简外围器件数量，节约板级空间。　　这一集成度的提升不仅降低了 BOM 成本，还减少了外围器件的寄生效应对性能的影响，提高了系统的可靠性和一致性。　　六、工作温度范围：面向严苛环境的更强适应性　　在工作温度范围方面，CLF2594 同样展现出了相对于 LMX2594 的明显优势。　　LMX2594 的工作温度范围为 -40°C ~ +85°C(工业级)，而 CLF2594 的锁定温度范围扩展至 -55°C ~ +85°C，低温端延伸了 15°C。这一差异看似微小，但在实际应用中意义重大：　　对于高空平台、高端探测设备、高海拔通信设施以及极寒地区的基础设施部署而言，-55°C 的低温工作能力是一项不可或缺的指标。CLF2594 更宽的工作温度范围意味着它能够直接应用于这些对温度适应性要求更高的场景，而无需额外的加热保温措施，进一步降低了系统的复杂度和成本。　　七、丰富的高级功能：满足复杂系统需求　　在高级功能方面，CLF2594 全面支持现代复杂射频系统的需求，与 LMX2594 保持了高度的功能对等，并在部分细节上有所增强。　　JESD204B SYSREF 支持：CLF2594 能够生成与 RFOUTA 同步的 SYSREF 信号(通过 RFOUTB 输出)，并具备 5 ps 的高精度时间分辨率。通过 SYSREF_IP_DAC、SYSREF_QP_DAC 等寄存器字段，工程师可以以 5 ps 为步进对 RFOUTA 与 RFOUTB 之间的延迟进行精细编程，便于校正因 PCB 走线差异导致的时序不匹配，是高速数据转换器(ADC/DAC)的理想低噪声时钟源。　　多器件相位同步：CLF2594 的 SYNC 引脚支持 CMOS 和 LVDS 两种驱动模式，可确保多芯片输出之间具有确定性的延迟关系，满足 MIMO 和大规模阵列系统的严苛相位一致性要求。通过 SDM_PHAJ 寄存器，还可以利用 Σ-Δ 调制器对输出信号相位进行精细调整，相位调整分辨率达到 360° × (1/232)，为多通道系统的相位校准提供了极大的灵活性。　　FMCW 雷达 RAMP 功能：CLF2594 内置自动与手动两种频率斜升配置方式，最多支持两组独立的频率 RAMP(RAMP0 和 RAMP1)，支持 RAMP BURST 模式(最多 8191 次重复)以及 RAMP 上下限保护(RAMP_LIMIT_HIGH/LOW)，可生成三角波、锯齿波等多种复杂波形，非常适合调频连续波传感应用。而且得益于 CLF2594 更大的 KVCO 优势，在无需中途校准的情况下即可实现比同类产品更大的扫频范围。　　总结　　✓ CLF2594 核心价值　　核芯互联 CLF2594 通过创新的无预分频级架构，在杂散性能上实现了对传统架构的超越;更优的归一化噪声指标带来了更低的带内相位噪声;成熟 CMOS 工艺赋予了其在供应保障和性价比上的显著优势;片内集成环路滤波器大幅简化了外围设计;-55°C 的低温工作能力则拓展了其在严苛环境下的应用边界。　　对于正在寻求高性能、高可靠性且具备成本竞争力的射频系统开发者而言，CLF2594 无疑是一个极具吸引力的选择。它不仅支持对 LMX2594 的原位替换，更在多个性能维度上实现了显著升级，为客户带来真正的价值提升。
2026-04-30 11:25 reading：491
核芯互联国产高性能时钟缓冲器CLB7043重磅发布
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核芯互联国产高性能时钟缓冲器CLB7043重磅发布

　　近日，核芯互联正式发布了面向高端通信与数据转换系统的国产高性能时钟缓冲器芯片——CLB7043。作为一款集成了时钟分发、相位管理、确定性同步等复杂功能的高性能模拟芯片，CLB7043在核心的相位噪声与附加抖动指标上取得了突破性进展。其实测数据显示，其在高频基频模式下的性能表现已跻身世界一流水平，为宽带无线通信、相控阵系统及高端测试测量仪器等领域提供了强有力的核心器件支撑。CLB7043在封装和硬件层面完全兼容HMC7043。　　一、 核心性能实测：极致纯净的时钟信号　　低附加抖动是衡量时钟缓冲器性能的核心指标，直接决定了数据转换系统的信噪比(SNR)与无杂散动态范围(SFDR)。在核芯互联实验室的严格测试中，CLB7043展现了卓越的噪声抑制能力与信号完整性。　　1. 超低附加抖动，突破性能极限在基频模式下，CLB7043表现出了惊人的低抖动特性。　　高频段实测数据：在3GHz输入/3GHz输出以及6GHz输入/3GHz输出的严苛测试条件下，CLB7043实测附加抖动均仅为 11fs RMS(积分带宽12k-20MHz)。　　技术意义：这一数据意味着在高频采样应用中，CLB7043引入的噪声微乎其微，能够充分释放高位数ADC/DAC的性能潜力，确保系统在高频段仍能保持极高的动态范围。　　2. 优异的相位噪声底噪芯片内部采用了优化的时钟分配网络设计，实测输出相位噪声底噪极低，有效抑制了近端噪声的扩散，为精密频率合成与时序同步提供了坚实的硬件基础。　　3. 多模式下的信号完整性　　多电平支持：支持LVPECL、LVDS、CML、CMOS等多种输出逻辑电平，覆盖从超高频射频到基带逻辑的各类接口需求。　　清晰的信号质量：在不同输出频率(从低频至3.2GHz)下，输出波形图清晰张开，上升/下降沿陡峭。　　驱动能力可调：创新性地集成了强弱驱动调节选项，用户可根据板级传输线长度、负载电容及功耗预算灵活配置，有效解决了传统高速信号驱动中常见的过冲、振铃及信号跌落问题。　　二、 深度解析：功能架构与技术亮点　　CLB7043不仅仅是一个时钟信号复制器，更是一个功能完备的时钟管理核心。其通过SPI接口实现了高度的编程灵活性，支持多通道独立分频、相位调整及复杂同步功能。　　1. 强大的输入与分发能力　　宽频带输入支持：芯片支持最高达3.2GHz的直接输入频率，通过内置的可编程÷2模式，输入频率范围更可扩展至6GHz，全面覆盖主流射频与基带时钟频段。这种宽频带特性使其能够直接承接VCO的高频输出，省去了前置分频电路。　　14路独立输出通道：提供14路可配置输出通道。每路通道均支持独立编程，分频比范围宽达1至4094。系统工程师仅需一个输入源，即可生成多路不同频率的时钟信号，分别驱动ADC采样时钟、DAC时钟、FPGA逻辑时钟及本振参考时钟，极大地简化了时钟树架构，降低了BOM成本。　　2. 精密的相位管理机制在多通道、多芯片同步系统中，相位一致性至关重要。CLB7043配备了双重延迟机制，实现了皮秒级的时序控制：　　数字粗调：以半个输入时钟周期为步进，提供高达17档(约8.5个周期)的延迟调节范围。这足以补偿由PCB布局布线长度差异引起的大幅度传播延迟。　　模拟微调：提供约25ps分辨率的精细延迟调整，可实现皮秒级的精密相位微调。配合数字粗调，能够确保整个阵列信号在时间轴上严格对齐。　　3. 完善的JESD204B标准支持CLB7043专为高速数据转换系统设计，深度支持JESD204B子类1标准，解决了多通道数据采集中的确定性延迟难题。　　SYSREF生成：芯片内部集成脉冲发生器，可灵活配置为单次脉冲、周期脉冲或特定长度脉冲序列，满足不同系统架构的同步需求。　　确定性同步：支持RFSYNCIN引脚触发或SPI控制的同步请求，确保多芯片系统中所有器件能够检测到同一时钟边缘，消除上电复位引入的随机相位差。　　三、 典型应用场景：赋能高端电子系统　　凭借其极低抖动、14路独立输出及精密相位控制的特点，CLB7043主要面向对时序要求极为严苛的高端领域。　　1. 5G/6G宽带通信与Massive MIMO系统在多载波宏基站射频单元(RRU)及大规模天线阵列系统中，CLB7043可将单路参考时钟精准分发至多达14个转换器通道。其确定的相位关系和极低抖动特性，直接提升了系统的EVM(误差矢量幅度)性能，助力通信设备在宽带高阶调制(如1024QAM)下保持高吞吐量与低误码率。　　2. 相控阵天线系统与精密射频前端相控阵天线系统通常包含成百上千个收发单元，要求所有单元保持高度的相位一致性。CLB7043凭借其粗调+细调双重延迟功能，可精确补偿PCB走线差异，实现纳秒级甚至皮秒级的波束指向精度。特别是在复杂电磁环境应用中，CLB7043的高稳定度时钟能为高速数据采集与瞬时频率响应提供关键支撑，提升系统在强干扰背景下的信号提取与处理能力，广泛适用于高端国防电子与航空航天领域。　　3. 高速数据采集与精密测量仪器在高端示波器、频谱分析仪及雷达测试仪中，系统对采样时钟的相位噪声极其敏感。CLB7043的11fs超低附加抖动特性，能最大限度地保留前端的微弱信号特征，降低系统本底噪声，从而提升仪器的测量灵敏度与动态范围。　　4. 医疗影像与工业控制在MRI(核磁共振)及高端CT设备中，高精度的时序同步是成像清晰度的关键。CLB7043提供的确定性同步功能，能够确保多通道采集数据的相位对齐，有效降低图像伪影，提高诊断准确性。　　四、 技术演进与未来展望　　作为一款国产新品，CLB7043在展现强大核心竞争力的同时，也在持续进行技术迭代。核芯互联研发团队秉持实事求是的科学态度，在分频模式下的噪声优化、功耗控制以及全温范围内的可靠性方面不断深耕。　　可靠性提升：针对LDO启动逻辑、输入缓冲器电流驱动能力进行了专项优化，确保了芯片在-40℃至+85℃工业级温度范围内的稳定运行。　　持续优化：后续版本将进一步降低核心功耗，优化分频模式下的相位噪声表现，并持续提升模拟延迟的线性度，以满足更严苛的低功耗、高性能应用需求。　　结语　　CLB7043的发布，标志着国产高端时钟芯片在低抖动、高集成度方向上的重大突破。其在高频基频模式下的11fs极低抖动表现、14通道独立配置的灵活性以及完善的JESD204B支持，证明了中国厂商已具备独立设计世界级高性能时钟芯片的能力。核芯互联将继续秉持“自主可控、性能为王”的理念，持续打磨产品，为中国通信、雷达与工业控制产业提供一颗强有力的“芯”脏。
2026-02-28 14:54 reading：761
核芯互联丨国产高性能任意时钟发生器CLG6965发布：4×4mm小封装，支持PCIe Gen6
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核芯互联丨国产高性能任意时钟发生器CLG6965发布：4×4mm小封装，支持PCIe Gen6

　　近日，核芯互联正式推出新一代高性能、低相位噪声可编程任意时钟发生器——CLG6965。该芯片专为高性能消费电子、网络通信、工业控制及数据通信领域打造，在极其紧凑的封装内，集成了强大的时钟生成与管理功能，以超低抖动、前沿的PCIe Gen6支持以及高度灵活的可编程性，在PCIe Gen6 (SSC off)(PLL BW of 500K–1.8MHz, CDR = 20MHz)测试条件下，抖动的典型值仅为30fs，为国产时钟芯片提供了新的选择。　　一、 极致尺寸：4×4mm小封装，释放PCB空间　　在服务器主板、交换机线卡及高端嵌入式系统中，PCB面积的优化至关重要。CLG6965采用了业界通用的 4 × 4 mm 24-VFQFPN 封装工艺，在保证高性能的同时实现了体积的最小化。这一极致的小封装设计，意味着：　　节省空间：相比传统大封装时钟芯片，体积大幅缩减，更适合交换机、路由器等高密度板卡设计。　　布局灵活：允许工程师将其更紧凑地放置在芯片组附近，缩短信号传输距离，改善信号完整性。　　无缝替换：作为通用时钟发生器，该封装符合业界主流标准，便于工程师进行国产化替代设计，降低替换成本。　　二、 性能强劲：超低抖动，前瞻支持PCIe Gen6　　在保持封装小巧的同时，CLG6965也保证高时钟信号性能：　　1. 超低抖动设计芯片内置高性能低噪声PLL，输出相位抖动典型值低至 0.2ps RMS，全温范围内典型抖动小于 0.4ps RMS。这一指标能够满足高速接口对时钟质量的严苛要求，有效提升系统的信噪比与稳定性。　　2. 紧跟高速接口趋势：支持PCIe Gen6紧跟高速计算发展步伐，CLG6965完美支持 PCI Express Gen 1.0 至 Gen 6.0(SSC Off模式)，以及Gen 1.0 至 Gen 4.0的扩频时钟(SSC On模式)。这意味着无论是当下的主流服务器设计，还是下一代AI计算平台，CLG6965都能提供精准可靠的时钟支持。　　3. 宽频VCO与任意频率生成　　内置5GHz~6GHz宽范围VCO，支持从极低频(1kHz)到350MHz的差分输出，以及最高200MHz的LVCMOS输出。基于分数分频技术，可实现精度高达50ppb的任意频率转换，满足音视频等非标频应用需求。　　三、 功能特色：四大OTP配置，灵活应对复杂场景　　CLG6965不仅在性能上表现出色，更通过一系列特色功能，大幅简化了系统设计流程，提升了产品的易用性与灵活性。　　1. 四组OTP存储器，硬件管脚一键切换这是CLG6965的一大亮点。芯片内部集成了四组一次性可编程(OTP)存储器。　　灵活配置：工程师可以通过GPIO或引脚拉电阻方式，在四种预设配置间轻松切换。　　一物多用：同一颗芯片可以适配不同的系统模式(如全功能模式、省电模式)、不同的地区标准，或用于生产线的极限测试，无需更换物料，极大简化了BOM管理。　　2. 高可靠性：冗余输入与无毛刺切换针对服务器、电信线路卡等对可靠性要求极高的场景，CLG6965提供了双时钟输入冗余功能。在主备时钟源切换过程中，芯片可实现无毛刺切换，确保下游设备在时钟源故障或维护期间维持正常运转，提升系统鲁棒性。　　3. 多样化输出与独立扩频　　混合电平支持：提供4对通用差分输出(支持LVPECL、LVDS、HCSL)和1个LVCMOS参考时钟输出。支持1.8V、2.5V、3.3V混合电压供电，轻松实现电平转换。　　独立扩频(SSC)：每个输出通道均支持独立的扩频调制，可有效降低系统EMI干扰，帮助产品通过电磁兼容认证。　　四、 典型应用场景　　凭借小封装、高性能、灵活配置的核心优势，CLG6965适用于广泛的终端产品：　　网络通信：以太网交换机、路由器、MSAN/DSLAM/PON、电信线路卡。　　高速计算与存储：服务器主板、FPGA/处理器时钟板卡、光纤通道、SAN存储设备。　　消费与工业：多功能打印机、广播音视频设备、工业自动化控制。　　结语　　CLG6965的发布，展示了核芯互联在高性能时钟芯片设计领域的深厚积累。作为一款支持PCIe Gen6、具备四组OTP配置功能的4×4mm时钟发生器，CLG6965将有力支撑国内通信与计算产业的升级需求，为工程师提供更具性价比、更易用的设计选择。
2026-02-25 16:58 reading：950
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