<span style='color:red'>核芯互联</span>新品发布 | 10MHz-8.5GHz 全频段覆盖：国产低成本、低功耗、高性能射频合成器 CLF2574
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核芯互联新品发布 | 10MHz-8.5GHz 全频段覆盖：国产低成本、低功耗、高性能射频合成器 CLF2574

　　在当今无线通信基础设施、高精度时钟系统以及高端测试测量领域，射频(RF)合成器作为系统的“心脏”，其相位噪声、跳频速度和频段覆盖能力直接决定了整个信号链的性能上限。　　近日，国产模拟芯片领军企业核芯互联 推出了其高性能宽带射频合成器 —— CLF2574。凭借其卓越的低功耗设计、极宽的频率范围以及创新的杂散抑制技术，该芯片正成为高性能射频时钟方案的理想之选。系统架构　　一、 核心规格：打破带宽、功耗与精度的瓶颈　　CLF2574 是一款高度集成的单芯片射频频率合成解决方案，其核心性能参数在同类产品中极具竞争力：　　超宽频段覆盖：内部集成多核压控振荡器(VCO)，支持从 10MHz 到 8500MHz 的持续频率输出。这意味着一颗芯片即可覆盖从低频通信到 X 波段雷达的多种应用场景。　　极致的相位噪声控制：　　归一化噪底(Normalized PLL Floor)：低至 -231 dBc/Hz。　　RMS 抖动(1kHz-100MHz)：整数模式下仅为 90fs，分数模式下为 120fs。这种极低的时钟抖动能够显著提升高速 ADC/DAC 的采样信噪比。　　标准的 0dBm 输出能力：芯片在设计上充分考虑了后端驱动需求，在 10MHz-8.5GHz 的全频段工作频率下，其差分输出功率可稳定达到 0dBm。这一特性不仅能够直接驱动大多数下游混频器或缓冲器，还为系统链路增益预算提供了可靠的基础。　　极速锁定响应：其频率锁定时间小于 40μs。对于需要频繁跳频的通信协议或抗干扰系统而言，这种快速响应能力至关重要。　　二、 核心技术：Delta-Sigma 调制与杂散抑制　　CLF2574 的设计核心在于其高精度的控制架构与频率合成算法：　　32 比特 Δ-Σ 分数 N PLL： 芯片采用了超高分辨率的分数分频器，通过 32 位累加器实现极微小的频率分辨率。结合可编程的乘法器(支持 2~7 倍频)，不仅提高了鉴相频率，更有效地避开了由于分频带来的整数边界杂散(Integer Boundary Spur)。　　新型整数边界杂散去除技术： 在分数 N 频率合成中，当输出频率接近参考频率的整数倍时，往往会出现难以滤除的杂散。CLF2574 引入了专利级的杂散抑制算法，确保在全频段范围内都能获得纯净的光谱输出。　　灵活的分频与功率管理： 输出端集成了可编程分频器(支持 1/2/4/8/16 至 512 分频)，配合具有 20dB 以上调节范围 的输出功率控制器，使得工程师可以根据下游链路的需求，精准匹配信号强度并降低系统功耗。　　三、 硬件架构与封装设计　　CLF2574 采用了 3.3V 单电源供电，在 8.5GHz 满载工作模式下，典型电流消耗仅为 97mA。这种低功耗特性极大地缓解了高密度 PCB 的散热压力。　　封装形式：采用 4mm x 4mm 的 QFN28 封装，体积紧凑，适合空间受限的模块化设计。　　参考时钟输入：集成低噪声振荡器，不仅支持有源时钟(XO/TCXO)或差分参考信号，还支持直接接入无源晶体，简化了外围电路设计。　　数字控制接口：标准的 SPI 三线接口，配合 MUXout 引脚可实现状态回读和锁定检测(Lock Detect)，增强了系统的可靠性。封装　　四、 应用场景：赋能未来通信　　得益于其优异的射频指标，CLF2574 在以下领域表现出色：　　无线基础设施：为 5G 基站、微波回传链路提供超低相噪的本地振荡源(LO)。　　时钟产生与分配：作为高性能时钟发生器，驱动高速数据转换器(JESD204B 同步)。　　测试测量仪器：用于信号源、频谱分析仪等精密仪器的频率合成单元。　　无人机图传：在无人机图传中实现高纯度图像信号合成。　　结语　　核芯互联 CLF2574 的推出，标志着国产高性能射频芯片在宽带、低相噪和低功耗平衡点上取得了重要突破。它不仅填补了 8GHz 以上频段国产高性能合成器的市场空白，更为广大射频工程师提供了一个极具性价比且稳定可靠的技术选择。
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发布时间：2026-01-27 13:42 阅读量：304 继续阅读>>
突破低功耗与高性能的边界：<span style='color:red'>核芯互联</span>发布 CLF2571 宽带射频合成器
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突破低功耗与高性能的边界：核芯互联发布 CLF2571 宽带射频合成器

　　一、 引言：复杂射频环境下的系统级挑战　　在关键任务通信(Mission-Critical Communications)及高精度测试测量领域，射频前端的设计正面临前所未有的挑战：系统不仅需要覆盖更宽的频率范围，还必须在严苛的功耗限制下实现极低的相位噪声与高速频率切换。　　作为国内领先的模拟信号链芯片供应商，核芯互联正式推出 CLF2571 低功耗(PLL模式下仅为12mA)高性能宽带射频(RF)合成器。该器件凭借其独特的架构设计与卓越的性能指标，为专业无线电、卫星通信及移动终端提供了极具竞争力的本振(LO)解决方案。架构框图　　二、 核心技术架构与性能优势　　1. 宽频覆盖与灵活的频率合成架构　　CLF2571 内部集成了高性能的 24bit -分数 N 锁相环(PLL) 和 多核压控振荡器(VCO)。其核心 VCO 工作频率高达 6GHz，配合内置的可编程输出分压器以及两个输出缓冲器，实现了 10MHz 至 3000MHz 的连续输出覆盖，并且最大输出功率可达3dBm。这种高集成度设计显著减少了外部元件数量，优化了 PCB 布局空间。　　2. 极致相位噪声与频谱纯度　　对于窄带数字对讲(如 DMR, PDT, P25)等应用，相位噪声直接影响邻道抑制比(ACPR)和接收灵敏度。CLF2571 在关键频段展现了优异的频谱特性：　　相位噪声： 在 480MHz 载波下，12.5kHz 偏移处的相噪低至 -123dBc/Hz;1MHz 偏移处达到 -143dBc/Hz。　　归一化噪底(FOM)： 达到 -231dBc/Hz，确保了在高性能系统中的参考性能。　　杂散控制： 芯片内置独特的可编程乘法器，可通过改变频率规划有效避开并消除整数边界杂散(Integer Boundary Spurs)，即使杂散落在有用通道内也能通过技术手段予以抑制。　　3. 全新 FastLock 技术：毫秒级频率切换　　在跳频通信和动态频谱接入应用中，锁定时间是系统吞吐量的关键瓶颈。CLF2571 引入了 FastLock 技术，有效解决了窄带回路滤波器与快速锁定之间的矛盾。即使在高性能外部 VCO 配置下，用户仍能实现 < 1.5ms 的极速切换，大幅提升了通信链路的鲁棒性。　　4. 行业领先的功耗效率 (SWAP-C 优化)　　在手持设备设计中，功耗与散热是核心痛点。CLF2571 通过底层电路优化，实现了性能与功耗的完美平衡：　　PLL 模式(外部 VCO)： 电流消耗仅为 12mA。　　全功能合成器模式： 典型电流消耗仅为 26mA。 这一特性为延长终端续航时间、降低热设计复杂度提供了强有力的支持。　　三、 系统级功能集成　　双输出与 SPDT 开关： 芯片集成 SPDT 射频开关，支持双输出模式，可直接作为 FDD 系统中的 TX/RX 切换开关，降低了前端链路的插损。　　直接数字调制支持： CLF2571 能够通过硬件引脚或寄存器编程，直接支持 2/4/8 电平 FSK 调制及 模拟 FM 调制，并内置脉冲成形(Pulse Shaping)功能，进一步优化输出频谱分布。　　四、 典型应用场景　　专业数字对讲机 (LMR/PMR)： 完全符合 dPMR、DMR、PDT 及 P25 Phase I 等协议对频率源的严苛要求。　　卫星通信终端： 作为超宽带本振源，支持高性能调制解调。　　手持式测试仪表： 为频谱仪、信号源等设备提供兼顾便携性与实验室级指标的参考频率。　　高保真无线音频： 在复杂无线电环境下保证音频传输的稳定性与极低底噪。　　五、 技术规格概览 (Technical Summary)引脚配置　　六、 结语　　CLF2571 的发布不仅展示了核芯互联在射频频率合成领域的深厚技术积累，更体现了我们对本土及全球通信市场需求的深刻理解。
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发布时间：2026-01-26 09:31 阅读量：320 继续阅读>>
<span style='color:red'>核芯互联</span>发布 CL2468 ADC 芯片：8 通道同步采样突破性能与功耗瓶颈，赋能多领域高精度数据采集
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核芯互联发布 CL2468 ADC 芯片：8 通道同步采样突破性能与功耗瓶颈，赋能多领域高精度数据采集

　　核芯互联发布 CL2468 ADC 芯片：8 通道同步采样突破性能与功耗瓶颈，赋能多领域高精度数据采集国内领先的集成电路设计企业核芯互联正式发布全新一代 8/4 通道 24 位同步采样模数转换器(ADC)——CL2468。该芯片凭借 8 通道同步采样能力、最高 512Ksps 采样率、卓越的动态性能与灵活的功耗调节方案，为数据采集、工业控制、医疗电子等领域提供高精度、低功耗的信号转换解决方案。CL2468在硬件和寄存器上完全兼容AD7768，并提供拓展寄存器配置以提供更高的采样率和更高的输入带宽。　　核心突破：8 通道同步采样 + 512Ksps 高采样率，重构多通道数据采集效率　　CL2468 采用8 通道全差分同步采样设计，每个通道均集成独立的 Σ-Δ 型调制器与数字滤波器，可实现 8 路模拟信号的并行同步采集，彻底避免多通道分时采样带来的相位偏差问题。这一特性使其在相电能质量分析、振动与资产状态监控、多导联医疗脑电图(EEG)/ 心电图(ECG)等对 “时间一致性” 要求极高的场景中，表现出远超传统多通道 ADC 的精准度。　　在采样速率上，CL2468 通过灵活的抽取率控制(x16/×32/×64/×128/×256/×512/×1024 可选)，实现最高512Ksps 的输出数据速率(ODR) 。以快速模式下 32 倍抽取为例，当主时钟(MCLK)为 32.768MHz 时，单通道采样率可达 256Ksps，8 通道并行工作时总数据吞吐量突破 2Mbps，轻松应对高频动态信号的实时采集需求。　　(注：上图为 CL2468 核心信号链框图，展示 8 通道独立 Σ-Δ 调制器与同步控制逻辑，每个通道均支持预充电缓冲器与独立滤波配置)　　性能标杆：107.3dB 动态范围 + 低噪声，兼顾高精度与宽带宽　　作为 24 位高分辨率 ADC，CL2468 在动态性能上达到行业领先水平。其动态范围最高可达 107.3dB，在 1kHz 输入信号、-1dBFS 幅度下，总谐波失真(THD)低至 - 114.2dB，无杂散动态范围(SFDR)优于 - 110dB，有效避免信号失真对测量结果的影响。　　为适配不同带宽需求，CL2468 内置两种高性能数字滤波器：　　宽带低纹波滤波器：通带纹波仅 ±0.005dB(DC 至 102.4kHz)，阻带衰减达 105dB，适合交流信号测量，如音频测试、声纳信号处理;　　低延迟 sinc5 滤波器：-3dB 带宽为 0.204×ODR，群延迟仅 3/ODR，可满足直流信号或控制环路的低延迟需求，如工业控制环路、医疗 EEG 信号采集。　　此外，芯片内置模拟输入预充电缓冲器与基准预充电缓冲器，不仅将模拟输入电流降低 8 倍，还能减小外部放大器的驱动压力，搭配 4.096V 高精度外部基准(如 CLREF0140)，可实现 488nV 的 LSB(最低有效位)分辨率，确保微弱信号的精准转换。　　功耗革命：四档功耗模式 + 通道级待机，能效比提升 40%　　针对工业便携设备、电池供电医疗仪器等对功耗敏感的场景，CL2468 创新推出灵活功耗调节方案，用户可根据 “带宽 - 功耗” 需求，在四种预设模式中自由切换，实现性能与能效的最优平衡：　　更值得关注的是，CL2468 支持通道级待机控制，通过 SPI 接口可单独将未使用的通道置于待机模式，待机通道的 8 位标头与 24 位数据均输出全 0，且功耗降低至 9.8mW(高功率模式待机)，相比传统 “全芯片待机” 方案，多通道场景下整体功耗可再降 30%-50%。　　(注：上图展示不同功耗模式下，CL2468 的均方根噪声与输出数据速率的关系，低功耗模式下 32Ksps 采样率时噪声仅 12.18μV，满足高精度低功耗需求)　　场景化设计：从工业到医疗，覆盖多领域精准采集需求　　CL2468 的高灵活性使其可适配多样化应用场景，其核心应用领域包括：　　工业与仪器仪表：支持 USB/PXI/ 以太网数据采集系统、相电能质量分析，8 通道同步采样可精准捕捉电网电压、电流的相位差，动态范围 107.3dB 满足谐波分析需求;　　医疗电子：适配 EEG/EMG/ECG 等高精度生理信号采集，低功耗模式下 26.55mW / 通道的功耗可延长便携医疗设备续航，sinc5 滤波器的低延迟特性避免生理信号失真;　　振动与资产监控：最高 221.6kHz 输入带宽可捕捉高频振动信号，8 通道同步采集可同时监测设备多个关键部位的振动状态，助力预测性维护;　　音频与声纳：宽带滤波器 ±0.005dB 的低纹波特性，可还原高保真音频信号，105dB 阻带衰减有效抑制环境噪声干扰。　　易用性与可靠性：灵活控制 + 宽温设计，加速产品落地　　为降低客户开发门槛，CL2468 提供引脚控制与 SPI 控制两种配置模式：引脚控制模式可通过硬连线快速设置滤波器类型、抽取率等核心参数，适合固定场景;SPI 控制模式则支持寄存器级精细化配置，如通道增益 / 失调校准、GPIO 功能自定义、CRC 错误检查等，满足复杂场景需求。　　在硬件设计上，CL2468 采用 64 引脚 LQFP 封装(10mm×10mm)，无裸露焊盘，适配常规 SMT 工艺;电源设计支持 AVDD1=5.0V、AVDD2=2.25V-5.0V、IOVDD=2.5V-3.3V，兼容多类系统电源架构;工作温度范围覆盖 - 40°C 至 + 105°C，可应对工业恶劣环境与医疗设备的宽温需求。　　核芯互联：以技术创新推动 ADC 国产化升级　　核芯互联相关研发负责人表示：“CL2468 的发布，是核芯互联在高精度 ADC 领域的又一突破。我们通过 8 通道同步采样、灵活功耗调节等核心技术，解决了传统多通道 ADC‘高采样率与低功耗不可兼得’‘多通道同步性差’等痛点，未来将持续投入中高端 ADC 芯片研发，为国内工业、医疗、测试测量等领域提供更具竞争力的国产化芯片方案。”　　目前，CL2468 已开放样品申请，预计 2025 年第四季度实现量产，核芯互联同时提供参考设计板(含电源电路、时钟电路、SPI 接口电路)与驱动程序，助力客户快速完成产品开发与验证。　　CL2468 关键参数汇总表
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发布时间：2026-01-20 13:51 阅读量：357 继续阅读>>
<span style='color:red'>核芯互联</span>发布超低抖动可编程晶体振荡器CLG9501
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核芯互联发布超低抖动可编程晶体振荡器CLG9501

　　国内领先的高性能时钟芯片解决方案提供商核芯互联今日宣布，正式推出其最新研发的超低抖动可编程晶体振荡器——CLG9501。该产品将为高速通信、数据中心及企业网络等前沿应用领域提供更为卓越和可靠的时钟源选择。　　CLG9501是一款基于PLL架构的先进可编程时钟芯片，可以输出100MHz，156.25MHz，312.5MHz等频率，旨在满足现代网络基础设施对信号完整性的严苛要求。它集成了高精度晶体和小型化封装技术(提供 2.0 x 1.6/2.5 x 2.0/3.2 x 2.5 mm x mm)，不仅简化了电路板设计，降低了BOM成本，更以其出色的抖动性能和强大的功能集成，为业界带来成本和性能更优的解决方案。　　极致性能，定义新一代时钟标准　　CLG9501在关键性能指标上表现卓著，其A等级版本的典型相位抖动(Phase Jitter)低至68fs(12kHz至20MHz积分带宽)，为业界领先水平，可以完全满足要求极为严苛的SerDes应用需求。这一性能确保了在400G/800G等超高速数据传输应用中，信号的失真和误码率被降至最低，从而保障了整个系统的高效稳定运行。　　此外，CLG9501具备出色的电源噪声抑制(PSNR)能力，达到了-100 dBc，领先业界同类型产品，使其在复杂的电源环境中依然能保持高稳定性，为系统提供纯净、可靠的时钟参考。　　功能创新，引领行业技术趋势　　与市场同类产品相比，CLG9501是少有的全面支持扩频时钟(Spread Spectrum Clocking, SSC)功能的高性能可编程晶体振荡器。该功能可以有效降低电磁干扰(EMI)，帮助终端设备更轻松地通过各项电磁兼容性(EMC)认证，这对于设计紧凑、高密度的现代电子产品至关重要。　　应用领域　　凭借其卓越的性能和灵活的可编程性，CLG9501可广泛应用于以下领域：　　光传输网络(OTN)：100G/200G/400G/800G及更高速率的光传输系统　　数据中心：网络交换机、路由器、服务器等核心设备　　光模块：10G/40G/100G/400G/800G以太网光模块　　高精度测试与测量仪器　　时钟与数据转换器　　PCIe Gen5/Gen6应用　　与市场同类产品关键参数对比　　从上表可以清晰地看到，核芯互联的CLG9501的相位抖动性能优于产品A，这意味着在大量现有应用场景中，CLG9501能提供更纯净的时钟信号。更重要的是，CLG9501具备产品A所不具备的SSC功能，这一功能优势使其在EMI敏感的应用中成为唯一选择。　　核芯互联CEO表示：“CLG9501的发布是我们致力于技术创新和满足客户需求的又一重要里程碑。我们不仅在核心性能上实现了对标甚至超越国际一流水平，更通过引入SSC等差异化功能，为客户解决了实际的设计痛点。核芯互联将继续深耕高性能时钟领域，为全球客户提供更多、更好、更具成本优势的芯片选择。”
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发布时间：2026-01-05 15:14 阅读量：340 继续阅读>>
<span style='color:red'>核芯互联</span>发布全国产化低抖动可编程MEMS振荡器CLG9502
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核芯互联发布全国产化低抖动可编程MEMS振荡器CLG9502

　　近日，高性能时钟解决方案提供商核芯互联宣布正式推出其最新研发的低抖动可编程MEMS振荡器——CLG9502。该产品采用先进的MEMS(微机电系统)、锁相环(小数分频，支持定制输出任意频点)和温补技术，集成了卓越的性能与极小的尺寸，具有极高的价比和全国产化供应链，旨在满足通信网络、数据中心及企业级应用等对时钟信号源日益严苛的要求。　　CLG9502的发布标志着核芯互联在高性能时钟领域的又一重大突破，是CLG950X系列中的MEMS版本，具有天然的抗冲击等优势，与集成石英的CLG9501一起为系统设计师提供了不同应用场景下的前所未有的灵活性和可靠性。　　产品性能　　CLG9502的卓越性能使其成为多种高端应用的理想选择，包括：　　10G/40G/100G/200G/400G/800G光通信模块与传输网络　　数据中心交换机与路由器　　时钟与数据转换器　　精密测试与测量仪器
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发布时间：2026-01-05 15:09 阅读量：349 继续阅读>>
<span style='color:red'>核芯互联</span>ProtonL6：重新定义精密模拟与高性能计算的微控制器！
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核芯互联ProtonL6：重新定义精密模拟与高性能计算的微控制器！

　　在追求极致性能与集成度的时代，核芯互推出 ProtonL6 精密模拟微控制器。它不仅搭载了强大的国产自主可控RISC-V处理器内核，更集成了业界领先的多通道、高精度模拟外设，是您在光网络等高要求应用中的理想选择!　　　核心优势概览　　ProtonL6 是一款完全集成的单封装器件，完美融合了 高性能模拟 和 强大数字处理能力。　　精密模拟——您的传感器数据处理专家　　ProtonL6 的模拟功能是其最大的亮点，专为需要高精度、高速度数据采集与控制的应用设计。　　1. 极速高精度 ADC　　内置的 12位、2MSPS 模数转换器 (ADC) 能够快速准确地采集模拟数据。　　· 多达16个外部输入通道，支持灵活配置为 单端模式 或 全差分模式。　　· ADC 输入电压范围为 0V至VREF。　　· 除了外部引脚，ADC还能测量 芯片温度 和 电源电压。　　2. 全功能 DAC 输出　　ProtonL6 提供两种类型的数模转换器，可满足不同的信号生成和驱动需求：　　· 电压输出 DAC (VDAC) ：提供多达 8个 12位电压输出通道，输出范围为 0V至2.5V。　　· 电流输出 DAC (IDAC) ：提供 4个 12位电流输出通道，输出电流可编程设置在 0mA至150mA 范围内，适用于驱动激光器等。　　3. 集成电压比较器与参考电压　　芯片内建 电压比较器 和低漂移 带隙基准电压源，进一步完善了模拟输入外设的设置。　　高性能数字——智能控制的基石　　数字部分以强大的计算能力和丰富的外设，确保了复杂控制算法的实时运行。　　1. 国产自主可控RISC-V内核　　采用 32位 RISC-V 架构 的处理器，峰值性能高达 1.2 DMIPS/MHz，并集成了浮点单元 (FPU)，实现强大的自主计算能力，适合进行复杂的数字信号处理和控制运算。　　2. 存储与可靠性　　· Flash 存储器：1024kB，用于存储程序代码，支持执行程序。具有极高的可靠性，耐久性达 100,000周期，数据保持时间长达 20年。　　· SRAM：配备 64kB 指令 SRAM 和 32kB 数据 SRAM，均具有 ECC(错误校验码)功能，确保数据和指令的可靠性。　　3. 丰富的通信与定时器　　ProtonL6 集成了多种工业级通信接口和定时器：　　· 通信接口：4个UART、3个 、2个SPI、2个CAN。　　· MDIO 接口：MDIO 从机频率高达 10MHz，用于简化网络通信应用。　　· 定时器：7个通用定时器、唤醒定时器、看门狗定时器。　　· PWM：32位脉冲宽度调制器 (PWM)，提供 6个输出通道。　　4. 增强的系统可靠性　　即使芯片发生复位，也可以配置 ProtonL6使其 数字和模拟输出保持不变，确保产品功能不受影响。此外，所有 GPIO 都支持 外部中断 和 唤醒功能。　　供电与封装　　ProtonL6 具有灵活的工作模式，适用于 低功耗应用。　　· 电源电压范围：2.9V 至 3.6V (IDAC 为 1.8 V 至 2.5 V)。　　· 封装：采用小巧的 6mm x 6mm、96引脚 CSP_BGA 封装。　　· 工作温度范围：额定工作温度为 -40℃至+85℃。　　典型应用场景：光网络　　凭借其高精度的模拟输出(特别是强大的 IDAC)和高性能数字控制能力，ProtonL6 是 光网络 应用中的理想选择，能够实现对光模块的精确驱动和高速控制。
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发布时间：2026-01-04 16:59 阅读量：374 继续阅读>>
<span style='color:red'>核芯互联</span> CLB3RL02：面向便携式终端的超低相噪双通道时钟扇出缓冲器
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核芯互联 CLB3RL02：面向便携式终端的超低相噪双通道时钟扇出缓冲器

　　一、产品概要 (Product Overview)　　在移动通信和高性能便携式设备(如 5G 终端、GPS 模块、WLAN 收发器)对时钟信号质量要求日益严苛的今天，时钟分配系统的附加噪声和信号完整性成为关键设计挑战。　　核芯互联隆重推出 CLB3RL02，一款专为满足这些高标准而设计的超小封装(仅为0.8mm x 1.6mm)的两通道时钟扇出缓冲器。CLB3RL02 的核心功能是将单一时钟源(通常是 TCXO)有效缓冲并分发至多个外围器件，同时确保最小的附加相噪、抖动和最优的信号完整性。　　二、核心性能指标与特性 (Key Specifications)　　CLB3RL02 在低噪声、信号完整性管理和电源集成方面实现了卓越的平衡。　　特性 (Feature)关键性能指标 (Specification)优势解析 (Advantage)　　超低附加相噪 偏移时为 确保通信系统的高精度和低误码率。　　极低附加抖动典型值 (BW= to ) (BW= to )显著提升时钟信号的纯净度，优化系统时序。　　时钟频率范围 至 覆盖主流的 TCXO 和系统时钟频率需求。　　集成 LDO 稳压输出，最大 驱动能力可为外部 TCXO 等器件提供低噪声电源，简化电源设计，并优化时钟源相噪表现。　　可控转换速率 至 上升/下降时间 (针对 至 负载)限制 EMI 辐射，同时防止由于快速或慢速转换导致的附加相噪和占空比误差。　　输入耦合内置 交流耦合电容无需外部交流耦合电容，简化设计，节省 PCB 空间。　　超小型封装封装大小仅为0.8mm x 1.6mm适用于空间受限的应用，简化设计，节省 PCB 空间。　　三、性能优势深度剖析 (In-Depth Performance Analysis)　　3.1 极致的低噪声设计　　内置的 LDO 稳压器可接受 至 的输入电压，可以直接从单节锂电池供电。 引脚外部可用，可为外部时钟源(如 TCXO)提供干净、稳压的 电源。这种供电策略对实现整个时钟链路的最佳相噪性能具有决定性作用。LDO 的启用受任一 CLK_REQ_N 信号控制。　　3.2 自适应输出级与信号完整性　　CLB3RL02 采用了先进的自适应时钟输出缓冲器。　　EMI 管理：通过将输出信号的上升/下降时间控制在 以上，有效限制了高频分量，从而显著最小化 EMI 辐射。　　信号纯度：同时，将转换时间限制在 以下，避免了在负载器件中引入额外的相噪和占空比误差。　　反射控制：输出级会根据瞬时电压电平动态改变阻抗，限制信号反射，确保输出信号在转换过程中保持单调性。　　3.3 集成 LDO 的电源优势　　内置的 LDO 稳压器可接受 至 的输入电压，可以直接从单节锂电池供电。 引脚外部可用，可为外部时钟源(如 TCXO)提供干净、稳压的 电源。这种供电策略对实现整个时钟链路的最佳相噪性能具有决定性作用。LDO 的启用受任一 CLK_REQ_N 信号控制。　　四、封装与设计集成优势 (Packaging & Integration)　　4.1 超微型封装，节省空间　　CLB3RL02 采用超小型的 8 焊球 间距 DSBGA-8 封装。　　封装尺寸：极其紧凑，尺寸仅为 。　　价值：这种极致紧凑的尺寸使得 CLB3RL02 成为空间受限的便携式应用中时钟分发模块的理想选择，极大地节省了宝贵的 PCB 面积。　　4.2 简化设计与能效管理　　直接连接 TCXO：由于内置了交流耦合电容 ，MCLK_IN 无需外部电容即可直接连接到 TCXO。　　双通道独立控制：两个时钟请求输入(CLK_REQ1/2)允许外围设备独立启用所需的时钟输出。　　低功耗关断：低功耗关断：当所有时钟请求信号均处于非活动状态时，器件将进入低功耗关断模式，此时电流消耗低于 。在关断模式下，LDO 输出、CLK_OUT1 和 CLK_OUT2 均被拉至地 (GND)。。　　五、典型应用领域 (Target Applications)　　CLB3RL02 的高性能特性使其广泛适用于以下对时钟质量要求严苛的领域：　　移动电话 (Cellular Phones)　　GPS 全球定位系统 (Global Positioning Systems)　　无线局域网 (Wireless LAN)　　FM 广播 (FM Radio)　　WIMAX 和 W-BT (Bluetooth)　　对讲机 (Walkie-talkie)　　核芯互联 CLB3RL02：以极低的附加噪声和超微型的封装，为新一代高集成度、高性能的便携式终端设备提供纯净、高效的时钟分配解决方案。
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发布时间：2025-12-31 17:11 阅读量：470 继续阅读>>
<span style='color:red'>核芯互联</span>发布最高10V输出的1ppm/℃ CLREF1系列高精度电压基准芯片
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核芯互联发布最高10V输出的1ppm/℃ CLREF1系列高精度电压基准芯片

　　在精密电子系统领域，电压基准源是测量系统的“标尺”，其稳定性与精度直接影响整个信号链路的性能与可靠性。核芯互联团队在2019年推出了国内领先的6ppm/℃温漂基准CLREF06XX系列，而今时隔五年，再度正式推出升级版本CLREF1系列精密电压基准芯片，其初始精度达到±0.02%、温漂在全温度范围内最大值为1ppm/℃、时漂优于15ppm/√kHr、负载调整率为1.3mA/ppm、噪声为1μV/V并且可以支持10V输出，工作电压为4.5~13.2V。我们始终以客户需求为导向，在温漂、输出范围与动态负载性能上实现突破，力求为工业测量、汽车电子及高端仪器提供更优解决方案。　　技术突破：以敬畏之心追求极致　　1. 低温漂设计，致敬工业严苛环境　　CLREF1系列通过创新带隙架构与多阶曲率补偿技术，将温度系数优化至 1ppm/℃(最大值)。在-40℃至125℃全温域测试中，其输出偏差较行业典型值降低50%以上，为各热敏感的工业设备等提供更可靠的基准保障。　　2. 拓展边界，支持10V高压输出　　针对24bit+ ADC/DAC系统对高电压基准的需求，CLREF1新增 10V输出选项，免除传统方案中的分压网络误差，输出初始精度达 ±0.02%(最大值)。经第三方实验室验证，其在10V满量程下的长期稳定性优于15ppm/√kHr。　　3. 动态负载抗扰性优化　　我们深知工业场景中负载瞬变的挑战。CLREF1采用自适应负载补偿技术，实现 1.3ppm/mA负载调整率(拉/灌电流±10mA)，在电机驱动、电源管理等强干扰场景下，输出电压波动较同类产品减少60%以上。　　4. 全链路噪声抑制　　1μVp-p/V超低噪声(0.1Hz-10Hz)，1/f转折频率低至0.5Hz　　120dB PSRR(DC)，有效隔离电源扰动　　性能对比：用数据诠释进步关键指标CLREF1系列行业领先水平　　温度系数(最大值)1ppm/℃2ppm/℃　　输出电压范围1.25V-10V1.25V-5V　　负载调整率1.3ppm/mA3-45ppm/mA　　初始精度(最大值)±0.02%±0.05%　　应用场景：以专业赋能行业　　1. 工业自动化　　在伺服电机控制、PLC模块中，CLREF1的1.3ppm/mA负载调整率可抑制电流瞬变导致的基准漂移，确保编码器信号采样误差<0.001%。　　2. 高精度测量仪器　　在8½位数字万用表、半导体测试设备中，1μVp-p/V噪声特性，助力客户实现nV级微弱信号采集。　　3. 医疗与科研设备　　采用抗湿敏封装技术，降低CT成像系统、质谱仪在潮湿环境下的基准漂移风险，确保数据长期可信度。　　客户支持：携手共进，创造价值零成本迁移设计　　提供与主流封装(MSOP-8/SOP-8/SOT23-5)引脚兼容的解决方案，硬件改造成本降低90%。　　快速响应机制　　设立专项技术团队，24小时内响应客户工程问题，提供从选型到量产的全程支持。　　【结语】　　CLREF1系列的设计源于对工业客户痛点的深刻理解，以及对精密模拟技术的持续探索。我们深知，每一微伏的精度提升都意味着客户系统的巨大进步。核芯互联将以谦逊务实的态度，与行业伙伴共同推动高精度电子系统的发展。
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发布时间：2025-04-17 17:30 阅读量：1077 继续阅读>>
<span style='color:red'>核芯互联</span>发布支持PCIe 5.0/6.0的32/64Gbps的高速redriver芯片CLRD320
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核芯互联发布支持PCIe 5.0/6.0的32/64Gbps的高速redriver芯片CLRD320

　　在数据中心、人工智能和高性能计算需求爆发的今天，高速信号传输的稳定性和效率成为系统设计的核心挑战。核芯互联推出的CLRD320八通道redriver(线性转接驱动器)芯片，凭借多项技术创新，为PCIe 5.0、PCIe 6.0、CXL 2.0等超高速接口提供了更优的国产化解决方案，助力企业突破信号完整性与系统能效的瓶颈。　　CLRD320完全采用国产化设计，封装上与DS320PR810的完全Pin 2 Pin兼容，提供更优秀的增益和串扰抑制。　　什么是redriver芯片　　Redriver芯片(重驱动器芯片)是一种用于高速信号传输的关键器件，主要功能是补偿信号在传输过程中的衰减和失真，提升信号完整性。　　1. 基本定义　　Redriver是一种模拟信号调理芯片，通过均衡器(如CTLE)和信号放大器来增强高频信号的幅度，抵消传输线(如PCB走线、电缆)导致的频率相关衰减。它不涉及协议处理，仅作用于物理层，因此具有低延迟(<5ns)和低功耗的优势。　　2. 工作原理　　信号补偿：在发送端，Redriver通过连续时间线性均衡器(CTLE)补偿信号的高频损耗，再通过增益放大恢复信号幅度;　　预加重/去加重：部分型号支持预加重技术，提前增强信号的高频分量，以对抗传输中的衰减;　　眼图优化：通过上述技术，Redriver能将原本闭合的信号“眼图”重新张开，降低误码率。　　3. 典型应用场景　　PCIe/USB/HDMI/以太网接口：延长高速接口(如PCIe 4.0/5.0)的信号传输距离，解决服务器、AI加速卡等场景中的链路损耗问题;　　数据中心与存储：用于NVMe SSD、全闪存阵列等设备，确保高速存储协议(如SATA/SAS)的稳定性;　　车载与工业电子：工业级Redriver可支持车载以太网、传感器数据汇聚等严苛环境下的信号传输。　　与reimter的技术、市场应用及成本对比分析　　1. 信号处理机制　　Redriver：本质是模拟信号放大器，通过连续时间线性均衡(CTLE)和增益级补偿信道损耗，仅放大信号但无法消除累积抖动和噪声。其延迟极低(约100ps)，但无法恢复数据时钟，不参与协议交互(如PCIe链路训练)。　　Retimer：采用数字+模拟混合架构，集成时钟数据恢复(CDR)和判决反馈均衡(DFE)，能完全再生信号并消除抖动，支持协议层交互(如PCIe均衡训练)。其延迟较高(约64ns)，但可重置链路时序预算，适用于复杂信道环境　　2. 均衡能力与协议支持　　Redriver仅支持CTLE和预加重，无法处理反射和串扰(核芯互联CLRD320中加入了动态串扰抑制电路，可以有效的抑制串扰)，信号噪声可能被放大。　　Retimer通过DFE和Tx FIR均衡器，可动态调整参数适应信道特性，支持PCIe、CXL等复杂协议，且能消除串扰影响。　　3. 信号完整性　　Redriver在中短距离场景下性价比高，但长距离传输时眼图恶化风险大。　　Retimer通过CDR再生信号，可延长传输距离，并保持高质量眼图。　　CLRD320的技术突破：攻克高速互连三大核心挑战　　1. 32Gbps超高速信号完整性优化　　CLRD320在支持PCIe 5.0(32Gbps)速率的同时，通过多级自适应均衡技术，将CTLE(连续时间线性均衡)在16GHz下的增益提升至24dB(较同类产品提升9%)，有效补偿长达40英寸的FR4 PCB走线损耗。其创新的动态串扰抑制电路可将通道间串扰降低至-45dB以下，确保在密集布线场景下的眼图张开度。　　2. 亚纳秒级超低延迟设计　　针对AI训练、金融交易等对实时性要求严苛的场景，CLRD320采用全差分线性驱动架构，将端到端传输延迟压缩至85ps(行业平均100ps)，并通过独特的时钟树优化技术，实现通道间延迟偏差<5ps，显著降低系统时序不确定性。　　3. 智能电源管理与热控制　　在3.3V单电源供电下，CLRD320集成多级动态电压调节模块，可自适应负载波动，将电源噪声抑制能力提升至30dB@500MHz，且低功耗的设计使得芯片无需外置散热器即可在-40℃~105℃宽温范围内稳定运行。　　技术优势：性能全面升级，设计无缝迁移　　        此外，CLRD320提供三重配置模式：　　• Pin Strap模式：通过电阻配置快速启用预设优化参数，缩短开发周期　　• I2C/SMBus接口：支持实时通道级EQ调节与状态监控　　• EEPROM自加载：可实现多设备级联配置，适用于x24宽链路拓扑　　应用场景：赋能下一代算力基础设施        1. AI服务器与异构计算　　在GPU/FPGA集群中，CLRD320可延长PCIe 5.0信号传输距离至1.5米(通过电缆)，解决多机柜扩展时的信号衰减问题，同时支持CXL 2.0内存池化低延迟互联。　　2. 全闪存存储与数据中心网络　　针对NVMe-oF架构，CLRD320的-50dB回波损耗特性可优化25G/100G以太网物理层连接，确保RDMA零拷贝传输的稳定性，助力存储时延降至微秒级。　　3. 自动驾驶域控制器　　CLRD320，可在车载环境下实现多传感器数据的低抖动汇聚，支持10Gbps车载以太网TSN实时通信。　　4. 5G基带与边缘计算　　在O-RAN前传网络中，CLRD320的高抗噪特性可有效抑制毫米波频段干扰，确保CPRI/eCPRI接口在复杂电磁环境中的可靠性。
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发布时间：2025-03-14 11:47 阅读量：1701 继续阅读>>
<span style='color:red'>核芯互联</span>推出CLF04828：超低噪声去抖时钟
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核芯互联推出CLF04828：超低噪声去抖时钟

　　随着现代电子系统对高精度、高可靠性时钟信号需求的不断提升，时钟抖动成为影响系统性能的关键因素。核芯互联科技有限公司重磅推出CLF04828超低噪声去抖时钟，凭借其领先的双PLL架构、超低相位噪声和灵活的输出配置，为多领域高性能应用提供了强大的技术支持。　　产品亮点解析：性能与灵活性的完美结合       1. 超低抖动与噪声性能79 fs RMS抖动(12 kHz到20 MHz积分)：极大降低信号失真和误码率，提升系统稳定性。　　-161 dBc/Hz底噪(245.76 MHz下)：在高频应用中展现卓越的信号完整性，特别适合对相位噪声敏感的通信和测量设备。　　2. 强大的输出能力14路差分时钟输出，支持最多7路SYSREF时钟，满足复杂系统的多路同步需求。　　最高输出频率达2.7 GHz，支持LVPECL、LVDS等多种接口标准，适配不同场景。　　输出支持1到32的整数分频，和32bit小数分频，并具备50%占空比，提供灵活的频率配置。　　3. 灵活的工作模式双PLL模式：通过第一级PLL实现抖动消除，第二级PLL提供高性能时钟输出。　　0延迟模式：实现输入与输出信号的相位同步，支持确定性延迟设计。　　保持模式(Holdover)：在输入时钟丢失时，保持输出时钟的稳定性，确保系统连续运行。　　4. 高精度延迟调节支持40 ps步进的模拟延迟和高精度数字延迟，满足对时钟相位的精确控制需求。　　5. 高可靠性设计宽工作温度范围：-40℃至85℃，适应严苛的工业环境。　　QFN-64封装：优化的热性能设计，确保芯片在高功耗场景下的稳定运行。　　典型应用场景：赋能多行业技术创新       CLF04828以其卓越的性能和灵活性，广泛适用于以下领域：　　1. 无线通信基础设施支持JEDEC JESD204B标准，为5G基站、雷达通信等应用提供高精度时钟同步，提升数据传输效率。　　2. 数据中心与高性能网络设备适配SONET/SDH、DSLAM等网络协议，优化时钟分配，确保大规模数据处理的稳定性。　　3. 医疗与视频设备高精度时钟同步提升医疗影像设备的分辨率和处理速度，同时助力高品质视频设备实现流畅播放。　　4. 测量与测试仪器提供高稳定性时钟源，满足精密测量和测试设备对低噪声、高精度的苛刻要求。　　技术优势：领先市场，超越竞品       与市场上的同类产品相比，CLF04828在以下方面展现了显著优势：　　1. 极致的低抖动性能在12 kHz到20 MHz范围内，79 fs RMS抖动优于市场主流产品，显著降低误码率，提升信号完整性。　　2. 灵活的输出配置支持14路差分输出，涵盖LVPECL、LVDS等主流接口，适配多种应用场景，降低客户设计复杂性。　　3. 多样化的工作模式提供双PLL、0延迟、保持模式等多种配置，满足从通信到医疗的广泛需求。　　4. 高可靠性与宽温范围工作温度范围达-40℃到85℃，适应严苛的工业环境，确保产品在极端条件下稳定运行。　　5. 全国产化方案设计、流片、封装均在大陆境内完成，采用全国产化方案。　　典型应用电路：助力系统设计以下为CLF04828的典型应用电路，展示其在FPGA、DAC、ADC等系统中的连接方式：　　双PLL架构第一级PLL通过窄带环路实现抖动消除，第二级PLL提供高性能输出。　　内部VCO驱动多达7个分频/延时模块，可灵活配置14路输出。　　0延迟模式实现输入与输出信号的相位同步，支持确定性延迟设计，适用于需要高同步精度的系统。　　保持模式在输入时钟丢失时，保持输出时钟的稳定性，确保系统连续运行。　　测试结果：卓越性能一览在实际测试中，CLF04828展现了卓越的性能：　　245 MHz时的相位噪声：-161 dBc/Hz，领先市场同类产品。　　983 MHz、1.97 GHz等频率下的输出：无论LVDS还是LVPECL接口，均表现出极低的抖动和噪声。
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发布时间：2025-03-03 13:56 阅读量：991 继续阅读>>

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