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十大<span style='color:red'>晶圆</span>代工排名！

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十大晶圆代工排名！

　　9月3日消息，据TrendForce 集邦咨询报告，全球前十大晶圆代工企业 2024Q2 产值环比增长 9.6%，整体达 319.62 亿美元。　　二季度营收环比增长的主要动力来自客户陆续启动消费性零部件备货或库存回补，推动晶圆代工厂接获急单，产能利用率较 2024 年一季度显著提升。而这背后是中国 618 购物季与消费性终端库存水位回归的双重影响。　　此外 AI 服务器相关需求延续强劲也从另一个角度对十大晶圆代工企业的业绩提供了支撑。　　全球前十大晶圆代工企业的名单并未在 2024 年 2 季度发生变化。不过 VIS 世界先进得益于 DDI 急单和 PMIC 客户增加，营收环比增幅达 11.6%，排名超越力积电与合肥晶合升至第八。　　对于曾在 2023 年三季度跻身本份榜单的英特尔代工，TrendForce 集邦咨询表示该业务虽然营收规模不小，但 98%~99% 订单来自内部，按外部客户计未达全球前十。　　TrendForce 集邦咨询表示三季度是传统备货旺季且 AI HPC 订单仍在高速成长，预计 2024 年三季度代工产能利用率将进一步提升，全球前十大晶圆代工企业有望实现与二季度相同水平的产值环比增长。

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晶圆代工

发布时间：2024-09-03 15:00 阅读量：522 继续阅读>>

台积电进入“<span style='color:red'>晶圆</span>代工2.0”，押注先进封测技术

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台积电进入“晶圆代工2.0”，押注先进封测技术

　　日前，台积电举办了2024年第二季度业绩的法说会。释出不少动态引发业界关注，除了高性能计算代工业务带动营收高速增长之外，更是首次提供晶圆代工2.0，借由更广泛的业务尤其是先进封测技术，以期推动台积电进入下一个业务扩张的阶段。　　晶圆代工2.0的机会　　在日前台积电2024年第二季度业绩的法说会上，台积电董事长兼总裁魏哲家提出了“晶圆代工2.0”概念。他指出，“晶圆代工2.0”不仅包括传统的晶圆制造，还涵盖了封装、测试、光罩制作等环节，以及IDM(不包括存储芯片)。台积电财务长黄仁昭进一步解释称，“晶圆制造2.0”的提出是为了适应IDM厂商介入代工市场的趋势，晶圆代工的界线逐渐模糊，因此扩大了定义。但台积电将专注于最先进后段封测技术，以帮助客户制造前瞻性产品。若按照“晶圆代工2.0”定义来算，台积电表示2023 年晶圆制造产值接近2500亿美元，旧定义为1150 亿美元左右。而台积电2023年晶圆代工业务市占率只有28%。但台积电在2023年已经拿下全球芯片代工市场55%的份额，‌稳居全球第一。也就是说，按“晶圆代工2.0”定义，市场规模扩大了一倍。此外，在新定义下，预计2024年晶圆代工产业规模将继续增长10%。这么大的市场容量为台积电的营收成长扩充了非常多的空间。　　Q2营收同比增长32.8%，7nm及以下营收占67%　　截至2024年6月30日台积电第二季度营收为 6735.1 亿元新台币，净利润为2478.5亿元新台币。与去年同期相比，台积电第二季度营收增长 40.1%，净利润和摊薄每股收益均增长 36.3%。与2024 年第一季度相比，第二季度营收增长 13.6%，净利润增长 9.9%。以美元计算，第二季度营收为208.2亿美元，同比增长 32.8%，环比增长 10.3%。公告显示，台积电第二季度毛利率为53.2%，营业利润率为 42.5%，净利润率为 36.8%。按制程来看，2024年第二季度，5nm营收占总收入的35%，为最大份额，3nm占15%，7nm 占17%。7nm及以下先进制程技术营收的总占比为67%。二季度3nm营收较一季度增长显著。从应用平台营收来看，第二季度高性能计算(HPC)营收占比达52%，智能手机占比达33%，IOT仅6%，汽车仅5%，高性能计算的营收环比增长28%，DCE环比增长20%，IOT、汽车和其他业务均有小幅增长，仅有智能手机营收环比下降1%。对于2024年第三季度的业务预期，台积电管理层希望收入在224亿至232亿美元之间(第二季度营收为208.2亿美元)，毛利率将在53.5%至55.5%之间，营业利润率将在42.5%至44.5%之间。资本支出方面，2024年资本支出小幅上调，从280 亿美元至300亿美元调整为300亿美元至320亿美元。台积电表示资本支出是根据客户需求来投入，看好AI的长期需求增长。今年资本支出约70%~80% 用在先进制程技术，10%~20% 用在特殊制程技术，10% 用在先进封装测试和掩模生产等。台积电预期2nm流片数量早期会高于3nm、5nm，器件性能提升达到25~30%，芯片密度提升15%以上。推出N2P制程进一步优化能效，支持HPC、手机应用，N2P预计2026年H2量产。推出下一代技术 SPR(super power rail)，最佳的背板供电方案，保持密度和灵活性。与N2相比，相同功率性能提升10%，密度提升10%以上，在复杂信号场景有很大价值。　　CoWoS的产能改善以及 FOPLP封装预期　　受益于AI相关的先进封装需求旺盛，包括英伟达H100、A100、AMD MI300等芯片都在使用台积电的CoWoS先进封装技术，CoWoS(Chip on Wafer onSubstrate)产能供不应求。魏哲家表示，当前产能很难满足客户需求，原先预计今年产能翻倍，但现在不止翻倍，甚至到明年估计也会翻倍不止。至于CoWoS-S迁移到CoWoS-L/R等工艺版本，魏哲家表示这些都是基于客户的需求，即便同样的客户对不同产品也有不同的技术要求。台积电的CoWoS产能翻倍是不同版本加起来。同时，也需要和所有合作伙伴进行合作来支持客户，例如不同版本的CoWoS需要不同的tool set，即使一些tool可以被所有版本使用，但不同版本还是会有不同需求。此外，过去先进封装的毛利率比台积电的平均毛利低一些，但现在已经开始接近，主要是因为规模效应、成本减少。而毛利率是不断增长的。当前在业内FOPLP有望以更低成本、更大灵活性等优势成为先进封装的后起之秀。对于这一工艺，魏哲家表示台积电正推进扇出式面板级封装(FOPLP)工艺，目前已经成立了专门的研发团队和生产线，只是目前仍处于起步阶段，相关成果可能会在3年内问世。魏哲家还表示未来英伟达和AMD等HPC客户可能会采用下一代先进封装技术，用玻璃基板取代现有材料。　　为AI刺激换机需求做准备等　　在台积电第二季度财报发布前夕，一条有关特朗普提及半导体芯片产业以及台湾地区的访谈报道引发广泛关注。特朗普认为，由于美国全部的芯片业务“被抢夺”，且没有得到任何好处，台湾方面应当向其支付“防务费用”。受此影响，7月17日，台积电股价一度出现大跌。而在法说会上，魏哲家也对此做出回应，他说，到现在为止，我们没有修改任何海外扩产计划，我们会继续在Arizona和日本扩产，未来可能在欧洲也会扩产。如果有关税提升，客户需要负责。在AI PC、AI手机的推动下，客户都希望在端侧加入AI，增加die size。魏哲家表示，增加的幅度不同客户有所不同，总体来看10%的增长较为常见。我们期待AI功能将刺激换机周期的缩短，可能2年后会看到爆发，为此我们从现在到2026年都在努力扩产支持。魏哲家还说到，我们的客户进入N2、A16，需要采用Chiplet方案以及先进封装。所有客户都希望迁移到更好能效的制程，降低功耗，尤其是HPC客户。未来几年我们都将努力支持这样的需求。

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台积电

发布时间：2024-07-23 09:24 阅读量：411 继续阅读>>

<span style='color:red'>晶圆</span>抛光都有哪些方法？

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晶圆抛光都有哪些方法？

　　晶圆的最终命运是被切成一枚枚芯片(die)，封装在暗无天日的小盒子里，只露出几枚引脚，芯片会看阈值，阻值，电流值，电压值，就是没人看它的颜值，我们在制程中，反复给晶圆打磨抛光，还是为了满足生产中的平坦化需要，尤其是在每次做光刻时，晶圆的表面一定要极致的平坦，这是因为随着芯片制程的缩小，光刻机的镜头要实现纳米级的成像分辨率，就得拼命增大镜片的数值孔径(Numerical Aperture)，但这同时会导致焦深(DoF)的下降，焦深是指光学成像的聚焦深度，要想保证光刻图像清晰不失焦，晶圆表面的高低起伏，就必须落在焦深范围之内。简单说就是光刻机为了提高成像精度，牺牲了对焦能力，像新一代的EUV光刻机，数值孔径0.55，但垂直方向上的焦深，总共只有45纳米，光刻时的最佳成像区间则会更小。假如放上去的晶圆不够平坦，厚度不平均，表面有起伏，就会导致高低处的光刻出问题。　　当然也不只有光刻才会要求晶圆表面的丝滑，还有很多造芯片的工序，都需要打磨晶圆，湿法刻蚀后要打磨，紧致腐蚀的粗糙面，方便涂胶沉积，浅槽隔离(STI)后要打磨，磨平多余的氧化硅完成沟槽填充，金属沉积后要打磨，去除溢出的金属层，防止器件短路。因此一枚芯片的诞生，中间要经历很多次打磨来降低晶圆的粗糙度和高低起伏，去除表面多余的物质，另外晶圆上各种工艺问题，导致的表面缺陷(defect)，经常也要等到每次打磨完成后，才会暴露出来，所以负责研磨的工程师责任重大，他们既是芯片制程中承上启下的C位，也是生产会议中接盘背锅的T位，他们既要会湿法刻蚀，又得懂物理输出，因为芯片厂最主要的抛光技术。晶圆的抛光方法有哪些?　　抛光工艺根据抛光液和硅片表面间的作用在原理上可分为以下3大类｡机械抛光法机械抛光是靠切削、材料表面塑性变形去掉被抛光后的凸部而得到平滑面的抛光方法，一般使用油石条、羊毛轮、砂纸等，以手工操作为主，特殊零件如回转体表面，可使用转台等辅助工具，表面质量要求高的可采用超精研抛的方法。超精研抛是采用特制的磨具，在含有磨料的研抛液中，紧压在工件被加工表面上，作高速旋转运动。利用该技术可以达到Ra0.008μm的表面粗糙度，是各种抛光方法中高的。光学镜片模具常采用这种方法。2.化学抛光法化学抛光是让材料在化学介质中表面微观凸出的部分较凹部分优先溶解，从而得到平滑面。这种方法的主要优点是不需复杂设备，可以抛光形状复杂的工件，可以同时抛光很多工件，效率高。化学抛光的核心问题是抛光液的配制。化学抛光得到的表面粗糙度一般为数10μm。3.化学机械抛光法(CMP)前两种抛光法都有自己独特的优点，若将这两种方法结合起来，则可在工艺上达到优缺互补的效果。化学机械抛光采用将机械摩擦和化学腐蚀相结合的工艺，在CMP工作过程中，CMP用的抛光液中的化学试剂将使被抛光基底材料氧化，生成一层较软的氧化膜层，然后再通过机械摩擦作用去除氧化膜层，这样通过反复的氧化成膜-机械去除过程，从而达到了有效抛光的目的。　　当前化学机械抛光(CMP)领域面临一些挑战和问题，这些问题包括技术性、经济性和环境可持续性等方面：　　(1)工艺一致性：实现CMP过程的高度一致性仍然是一个挑战。即使在同一生产线上，不同批次之间或不同设备之间的工艺参数可能存在微小差异，影响最终产品的一致性。(2)新材料适应性:随着新材料的不断涌现，CMP技术需要不断适应新材料的特性。一些先进材料可能对传统CMP工艺不够兼容，需要开发适应性更强的抛光液和磨料。(3)尺寸效应：随着半导体器件尺寸的不断缩小，尺寸效应带来的问题变得更为显著。在微小尺寸下，表面平整度的要求更高，因此需要更精密的CMP工艺。(4)材料去除率控制：在一些应用中，对不同材料的精确去除率控制变得尤为关键。确保不同层材料在CMP过程中的去除率一致性对于制造高性能器件至关重要。(5)环境友好:CMP过程中使用的抛光液体和磨料可能包含一些环境有害的成分。研究和开发更环保、可持续的CMP工艺和材料是一个重要的挑战。(6)智能化与自动化:CMP系统的智能化和自动化程度逐渐提高，但仍需应对复杂多变的生产环境。如何实现更高程度的自动化和智能监测，以提高生产效率，是一个需要解决的问题。(7)成本控制：CMP工艺涉及到高昂的设备和材料成本。制造商需要在提高工艺性能的同时，努力降低生产成本，以保持市场竞争力。

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晶圆抛光

发布时间：2024-05-27 16:23 阅读量：692 继续阅读>>

东芝12寸<span style='color:red'>晶圆</span>工厂竣工！

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东芝12寸晶圆工厂竣工！

　　5月26日消息，东芝电子元件及存储装置株式会社(东芝)近日在其位于日本石川县的主要分立半导体生产基地—加贺东芝电子株式会社(Kaga Toshiba Electronics Corporation)举行仪式，庆祝新的300mm功率半导体晶圆制造工厂和办公楼竣工。　　建设的完成是东芝多年投资计划第一阶段的一个重要里程碑。东芝目前将进行设备安装，争取在2024财年下半年开始量产。　　一旦一期工程全面投产，东芝功率半导体(主要是MOSFET和IGBT)的产能将是2021财年制定投资计划时的2.5倍。关于二期建设和开始运营的决定将反映市场趋势。　　新的制造大楼遵循东芝的业务连续性计划(BCP)，并将为东芝的业务连续性计划(BCP)做出重大贡献：它具有吸收地震冲击的隔震结构和冗余电源。　　来自可再生能源和建筑物屋顶太阳能电池板的能源(现场PPA模式)将使该设施能够通过可再生能源满足100%的电力需求。　　人工智能(AI)的使用将提高产品质量和生产效率。东芝还将获得日本经济产业省的拨款，以补贴其部分制造设备的投资。　　功率半导体在电力供应和控制中发挥着至关重要的作用，是电气设备提高能源效率的重要器件。随着汽车的持续电气化和工业机械的自动化，需求将持续强劲增长。　　东芝于2022财年下半年在加贺东芝电子现有工厂开始在一条新的300毫米晶圆生产线上开始功率半导体生产。展望未来，该公司将通过新工厂扩大产能，进一步为碳中和做出贡献。

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东芝

发布时间：2024-05-27 15:22 阅读量：623 继续阅读>>

罗姆集团旗下的SiCrystal与意法半导体扩大SiC<span style='color:red'>晶圆</span>供应合同

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罗姆集团旗下的SiCrystal与意法半导体扩大SiC晶圆供应合同

　　全球知名半导体制造商ROHM Co., Ltd.(以下简称“罗姆”)和为各种电子设备提供半导体的全球著名半导体制造商意法半导体(以下简称“ST”)宣布，罗姆集团旗下的SiCrystal GmbH(以下简称“SiCrystal”)将扩大目前已持续多年的150mm SiC晶圆长期供应合同。　　扩大后的合同约定未来数年向意法半导体供应在德国纽伦堡生产的SiC晶圆，预计合同期间的交易额将超过2.3亿美元。　　ST执行副总裁兼首席采购官 Geoff West表示：“通过扩大与SiCrystal的SiC晶圆长期供应合同，我们得以确保150mm SiC晶圆的新增需求量。这将有助于扩大相应产品的产能，确保向全球汽车和工业设备领域客户供货。另外，很好地保持各地区的内部产能和外部产能的平衡，将有助于提升供应链的弹性，促进未来的长效发展。”　　罗姆集团SiCrystal总裁兼CEO Robert Eckstein(博士)表示：“SiCrystal是SiC的领军企业罗姆集团旗下的公司，具有多年的SiC晶圆生产经验。我们很高兴能够与我们的老客户ST扩大了这项供应合同。未来，我们将通过继续增加150mm SiC晶圆的供应量并始终提供高可靠性的产品，来支持我们的合作伙伴扩大SiC业务。”　　SiC功率半导体以其出色的能效著称，能够以更可持续的方式促进汽车和工业设备的电子化发展。通过促进高效的能源发电、分配和存储，在向更清洁的出行解决方案和废物排放更少的工业工艺转型过程中，SiC可提供强有力的支持。同样，还有助于为AI应用的数据中心等资源密集型基础设施提供更可靠的电力供应。　　关于ST　　ST是一家拥有5万余名员工、并拥有完善的供应链和先进制造设备的全球综合半导体制造商。目前已与超过20万家客户和数千家合作伙伴企业开展合作，致力于通过开发半导体解决方案和构建生态系统，为客户的业务发展和可持续发展社会添砖加瓦。ST的技术可实现智能出行、高效的电源与能源管理、以及云连接自主化设备的普及。此外，ST还致力于到2027年实现碳中和(范围1、2 、3的一部分)。如欲进一步了解详情，请访问ST的官网(http://www.st.com)。　　关于SiCrystal　　罗姆集团旗下的SiCrystal公司是单晶碳化硅(SiC)晶圆的全球市场领导者。在电动汽车、快速充电站、可再生能源以及工业应用等众多领域中，SiCrystal的高级半导体PCB是用来提高功率转换效率的基石。如欲进一步了解详情，请访问SiCrystal的官网(https://www.sicrystal.de/)

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罗姆

发布时间：2024-04-23 16:08 阅读量：588 继续阅读>>

英特尔<span style='color:red'>晶圆</span>代工，更新路线图

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英特尔晶圆代工，更新路线图

　　4年5个节点。这是英特尔首席执行官帕特·基辛格 (Pat Gelsinger) 在 2021 年向英特尔的客户、投资者和全世界做出的承诺，当时他制定了英特尔雄心勃勃的计划，以重新夺回代工领域的领导地位。　　由于2010年代复杂的延误，英特尔失去了长期以来作为全球顶级晶圆厂的地位，当时的新任英特尔首席执行官不顾投资者出售英特尔晶圆厂的呼吁，转而全力投资晶圆厂，就像英特尔从未有过的那样。以前做过的事情，成为供全世界使用的自上而下的代工服务。　　现在两年多过去了，英特尔刚刚开始看到这一积极路线图的第一批成果，无论是在技术还是客户方面。基于英特尔首款 EUV 节点intel 4 的产品现已上市，其大批量对应产品intel 3 也已准备就绪。与此同时，英特尔正在对其 2024 年和 2025 年首款全环栅 (GAAFET)/RibbonFET 进行最后的润色。　　对于该公司来说，这是一个令人兴奋的时刻，但也是一个关键时刻。英特尔已经到了需要兑现这些承诺的地步——而且他们需要以一种非常明显的方式做到这一点。　　为此，今天英特尔的代工团队(正式名称为英特尔代工服务：Intel Foundry Services)正在举办其首次会议“Direct Connect”。这不仅仅是为客户和媒体展示的，这是英特尔为整个晶圆厂行业举办的亮相派对，英特尔的代工厂(而且只有英特尔的代工厂)受到关注，这在英特尔的庞大业务中是罕见的。　　除了概述英特尔在 4 年内实现 5 个节点目标方面取得的进展外，Direct Connect 也是英特尔首次有机会谈论前 5 个节点之后的发展。随着英特尔代工工厂在产能、客户和工具方面的扩展，该团队不仅正在考虑一系列更先进的节点，而且还在考虑一系列日益必要的封装技术来支持它们。虽然今天的活动与基辛格 2021 年宣言的整体大胆程度不相上下，但它仍然是一次重要的观察，让我们了解这位曾经(以及未来?)的代工之王在未来几年将会发生什么。　　总而言之，这里有几项值得注意的公告，所以让我们直接深入了解。　　英特尔代工服务更名为“英特尔代工”，开启封装和测试大门　　英特尔的代工集团正在换个新名字，开启了英特尔所谓的“系统代工”时代。英特尔的整个代工服务系列，从晶圆厂到测试再到先进封装，现在都被置于单一的英特尔代工旗帜下。　　从某些方面来说，这也是英特尔为服务披上一层新的蓝色外衣。但这也旨在强调英特尔服务产品的性质。该公司不仅希望为客户制造芯片，而且希望成为芯片生产的一站式商店。因此，除了晶圆光刻技术之外，英特尔还向潜在客户开放其先进封装、芯片组装和测试的完整生态系统。如果客户愿意，他们将能够从英特尔获得完整的芯片，甚至只是利用英特尔提供的个性化服务。　　这一声明有多个角度，但最重要的是，它凸显了英特尔想要做到这一切的愿望。他们不仅想在晶圆代工界占据一席之地;他们希望尽一切努力吸引尽可能多的客户——尽可能地扩大规模。　　更广泛地说，人们希望能够利用英特尔竞争对手的任何失误，因为这些往往是在正在进行的代工竞赛中取得领先的最佳机会。正是英特尔在 10 纳米(以及较小程度的 14 纳米)方面遇到了挫折，而当台积电、三星或其供应链的其他成员陷入困境时，能够迅速介入是英特尔重新获得工艺领先地位的一种方式，这将让他们最终占据最佳制造商的位置。　　超越Intel 18A：18A-P、14A 和混合键合　　抛开业务问题不谈，英特尔今天发布的公告的重点是该公司的晶圆厂路线图，该路线图将在两年多以来首次延期。现在，英特尔正在发货一些首批追赶节点，并准备发货其余节点，该公司将介绍 2025 年 18A 后的情况。　　在高性能/高密度赛道上，这里的重要补充是 18A 的后继者14A。除其他成就外，14A 将是英特尔首次使用高数值孔径 (High-NA) EUV(下一代极紫外光刻技术)的节点。高数值孔径 EUV 有望实现更精细的特征，允许在不依赖多重图案化的情况下处理晶圆，而这对于较小节点尺寸的传统 EUV 来说是必需的。英特尔将其代工业务押注于 High-NA，这与英特尔在 EUV 领域的起步相对较晚(Intel 4/Meteor Lake 是其首款产品)形成鲜明对比，以至于英特尔已经获得了迄今为止全球唯一的高数值孔径扫描仪。　　凭借 High-NA 的使用，14A 将成为英特尔继 20A/18A 合并之后的第一个完整节点。它将在功能尺寸和性能方面提供什么还有待观察——风险生产定于 2026 年底进行，这还需要几年时间——但如果一切按照英特尔的计划进行，这将是他们进一步发展的地方巩固其作为晶圆厂工艺技术领导者的地位。　　在其他地方，英特尔正在计划其主要节点的几种变体，包括 14A。这些变体都获得了新的后缀，具体如下：　　E，Feature Extension：E 节点是对以某种方式增强的节点的包罗万象的标签。据英特尔称，这主要基于新功能，例如支持更高的电压(想想用于 HPC 的台积电“X”节点)、更高的温度等。这些节点的性能也可能比基本节点更好，但一般来说，每瓦性能将提高不到 5%。　　P, Performance Improvement：这些节点相对于节点的基本版本提供了更大但仍然适度的性能改进。AP 节点应提供 5% 到 10% 的每瓦性能改进。它们本质上是节点的“plus”版本。顺便说一句，如果一个新节点的每瓦性能提升超过 10%，那么英特尔表示我们应该期望它完全是一个新节点。　　T, Through-Silicon Vias：最后，T 后缀将用于指示支持硅通孔 (TSV) 的英特尔节点的特殊版本，用于制造基础芯片，而基础芯片又用于铜铜混合键合。混合键合也是英特尔在其 Foveros Direct 3D 品牌下推广的，是当前芯片堆叠的最终游戏，允许使用微小的铜键合将芯片直接堆叠在彼此的顶部，这些铜键合使用 TSV 路由到各自的芯片中。混合键合/TSV 将允许凸块间距小于 10 微米，因此即使在一平方毫米内，芯片之间也能实现大量连接。　　考虑到这些后缀，我们在英特尔路线图上看到了当前、即将推出和新宣布的工艺节点的几种变体。性能轨道上的是14A-E，它是英特尔最新路线图上最远的节点。英特尔没有透露此处提供的具体增强功能，但高压操作是一个不错的猜测。　　同时，18A 将在 2025 年左右获得性能更高的变体，即18A-P。英特尔一再指出，18A 预计将是一个寿命较长的节点，因此看到它获得更高性能的变体也就不足为奇了，特别是因为其是一个不受高数值孔径光刻机设计限制的节点。(主要是芯片/掩模版尺寸)。　　Intel 3 是英特尔首款大批量 EUV 节点，也将在未来几年内出现一些变化。这包括英特尔首个 TSV/Foveros Direct 节点、Intel 3-T以及将于 2025 年推出的功能增强型英特尔3-E 。最后，基于更高性能设计的第二个支持 TSV 的节点版本将随Intel 3P-T一起提供。值得注意的是，在英特尔路线图上，只有Intel 3 具有支持 TSV 的节点;由于这些 T 节点旨在用于工作软管基础模具，因此英特尔并未制定任何计划使用 18A 等尖端节点制造基础.芯片。(尽管毫无疑问，18A 仍将在 Foveros Direct 中用作top dies，例如在Clearwater Forest中)　　最后，英特尔之前宣布的Intel 12 节点将于 2027 年投入生产。该预算节点正在与 UMC 联合开发，但将仅在英特尔代工厂生产。　　英特尔：4年内5个节点已步入正轨　　虽然英特尔今天发布的公告的重点是围绕他们未来的雄心壮志，但要实现这一目标，他们仍然需要实现当前的目标。这意味着他们承诺在 4 年内按时交付 5 个节点。　　重要的是，英特尔再次重申 4 年计划仍在按计划进行。英特尔的 4 年计划结束时，18A 将于 2025 年投入生产，到 2024 年，客户已经可以开始为英特尔最雄心勃勃的节点设计芯片。　　值得注意的是，英特尔最近完成了自己的 18A 主要产品Clearwater Forest 的流片，并于今天宣布。Clearwater 是基于英特尔第二代 E 核的 Xeon(Sierra Forest 的后继产品)，是英特尔代工技术的杰作。除了用于计算元件的 18A 之外，Clearwater 还使用 Intel 3 作为其基础芯片，使用 EMIB 进行进一步的芯片连接，甚至使用 Foveros Direct(混合键合)进行芯片间连接。Clearwater 最终将与消费级Panther Lake一起成为英特尔的前两个大型 18A 项目。　　凭借其特征尺寸、RibbonFET 晶体管和PowerVia 背面供电的组合，英特尔此前曾表示，他们希望通过 18A 重新获得工艺领先地位。截至今天的活动，这仍然是英特尔对何时重回巅峰的预测。　　与此同时，距离生产更近了，英特尔报告称，其大批量 EUV 工艺节点Intel 3 已准备好进行大批量生产。它的前身 Intel 4 现已针对 Meteor Lake 发货，而 intel 3 是其改进版本，具有全系列可用的单元库(而不是仅提供高性能的 Intel 4)。　　鉴于英特尔目前仅使用其 5 个节点中的第二个节点来交付产品，因此无法回避的事实是，至少作为外部观察者，英特尔的许多“步入正轨”声明都是在相信该公司的话。但鉴于英特尔的时间表从一开始就基于内部(风险生产)里程碑而不是产品出货里程碑，因此永远不会有任何其他方式。　　尽管如此，尽管我们今天手里没有 Clearwater Forest 芯片，但他们的设计已经流片并已准备好接受客户设计这一事实，就像人们所希望的那样，是一个充满希望的迹象。　　英特尔也很快宣称他们的客户胜利是他们进步的进一步证据，并且英特尔代工厂正走在正确的道路上。虽然英特尔没有透露任何具体合作伙伴的名称，但他们透露，他们已经就 18A 达成了 4 项“大型”交易。其中一项交易包括一项“有意义的”预付款协议。最终，英特尔代工厂的财务成功不仅取决于开发新节点，还取决于签约客户，以获得完成所有这些主要投资所需的必要数量。因此，对于英特尔来说，作为代工业务的相对新手，让客户愿意为产能预付费是他们的一大优势。　　英特尔，未来依仗的技术　　在今天一次采访中，英特尔通过分享其未来数据中心处理器的一瞥，概述了它将为其代工客户提供的新芯片技术。这些进步包括更密集的逻辑以及3D 堆叠芯片内的连接性增加 16 倍，它们将是该公司与其他公司的芯片架构师共享的首批高端技术之一。　　在内部，英特尔计划在代号为 Clearwater Forest 的服务器 CPU 中使用这些技术的组合。该公司认为该产品是一种具有数千亿个晶体管的片上系统，是其代工业务的其他客户能够实现的目标的一个例子。　　英特尔数据中心技术和探路总监Eric Fetzer表示，“我们的目标是让计算达到我们能够实现的最佳每瓦性能” 。这意味着使用该公司最先进的制造技术——Intel 18A。　　“但是，如果我们将该技术应用于整个系统，就会遇到其他潜在问题，”他补充道。“系统的某些部分不一定能像其他部分一样扩展。逻辑通常可以根据摩尔定律很好地扩展一代又一代。”但其他功能则不然。例如，SRAM(CPU 的高速缓存)一直滞后于逻辑。连接处理器和计算机其余部分的 I/O 电路则更加落后。　　面对这些现实，正如所有领先处理器制造商现在面临的那样，英特尔将 Clearwater Forest 的系统分解为其核心功能，选择最适合的技术来构建每个功能，并使用一套新技术将它们重新缝合在一起。其结果是 CPU 架构能够扩展到多达 3000 亿个晶体管。　　在Clearwater Forest ，数十亿个晶体管被分为三种不同类型的硅 IC，称为芯片或小芯片，互连并封装在一起。该系统的核心是使用 Intel 18A 工艺构建的多达 12 个处理器核心小芯片。这些小芯片以 3D 方式堆叠在三个使用 Intel 3 构建的“基础芯片”之上，该工艺为今年推出的Sierra Forest CPU制造计算核心。CPU 的主高速缓存、电压调节器和内部网络将安装在基础芯片上。“堆叠通过缩短跳数来改善计算和内存之间的延迟，同时启用更大的缓存，”英特尔高级首席工程师Pushkar Ranade说。　　最后，CPU 的 I/O 系统将位于使用 Intel 7 构建的两个芯片上，到 2025 年，该芯片将落后该公司最先进的工艺整整四代。事实上，这些小芯片与Sierra Forest 和 Granite Rapids CPU中的小芯片基本相同，从而减少了开发费用。　　以下是所涉及的新技术及其提供的功能：　　1、3D混合键合　　英特尔当前的芯片堆叠互连技术 Foveros 将一个芯片与另一个芯片连接起来，采用的是长期以来芯片与封装连接方式的大幅缩小版：微小的焊料“微凸块”，短暂熔化后即可连接芯片。这使得 Meteor Lake CPU 中使用的 Foveros 版本大约每 36 微米建立一个连接。Clearwater Forest 将使用新技术Foveros Direct 3D，该技术不同于基于焊接的方法，可将 3D 连接的密度提高 16 倍。　　它被称为“混合键合”，类似于将两个芯片表面的铜焊盘焊接在一起。这些垫片稍微凹陷并被绝缘体包围。当将两个芯片压在一起时，一个芯片上的绝缘体会粘附到另一芯片上。然后，对堆叠的芯片进行加热，使铜在间隙中膨胀并粘合在一起，形成永久链接。竞争对手台积电在某些AMD CPU中使用混合键合版本，将额外的高速缓存连接到处理器核心小芯片，并在AMD 最新的 GPU中将计算小芯片连接到系统的基础芯片。　　Fetzer 表示，“混合键合互连能够大幅提高”连接密度。“这种密度对于服务器市场非常重要，特别是因为这种密度驱动着非常低的皮焦每比特通信。”如果每比特能源成本太高，则数据从一个硅芯片传输到另一个硅芯片所涉及的能量很容易消耗产品功率预算的很大一部分。Foveros Direct 3D 使每比特的成本降至 0.05 皮焦耳以下，这使其与在硅芯片内移动比特所需的能量处于同一水平。　　节省的大部分能源来自于传输更少的铜线的数据。假设您想要将一个芯片上的 512 线总线连接到另一个芯片上相同大小的总线，以便两个芯片可以共享一组一致的信息。在每个芯片上，这些总线可能窄至每微米 10-20 根电线。要使用当今的 36 微米间距微凸块技术将信号从一个芯片传输到另一个芯片，意味着将这些信号分散到一侧数百平方微米的硅上，然后将它们聚集到另一侧的同一区域。Fetzer说，对所有额外的铜和焊料进行充电“很快就会成为延迟和大功率问题”。相比之下，混合键合可以在几个微凸块占据的同一区域中进行总线到总线的连接。　　尽管这些好处可能很大，但转向混合键合并不容易。要形成混合键合，需要将已经切割的硅芯片与仍附着在晶圆上的硅芯片连接起来。正确对齐所有连接意味着芯片必须被切割成比微凸块技术所需的公差大得多的公差。修复和恢复也需要不同的技术。Fetzer 表示，甚至连接失败的主要方式也是不同的。对于微凸块，您更有可能因连接到相邻焊点的一点焊料而发生短路。但对于混合键合，危险是导致连接断开的缺陷。　　2、背面电源　　该公司今年通过其Intel 20A 工艺(将先于英特尔 18A 的工艺)为芯片制造带来的主要区别之一是背面供电。在当今的处理器中，所有互连，无论是承载电力还是数据，都构建在芯片的“正面”硅基板上方。Foveros 和其他 3D 芯片堆叠技术需要硅通孔、互连，这些互连可以向下钻穿硅以从另一侧建立连接。但背面电力传输更进一步。它将所有电源互连放置在硅下方，基本上将包含晶体管的层夹在两组互连之间。　　这种布置会产生影响，因为电源互连和数据互连需要不同的功能。电源互连需要较宽以减少电阻，而数据互连应较窄以便可以密集封装。随着今年晚些时候Arrow Lake CPU的发布，英特尔将成为第一家在商用芯片中引入背面供电的芯片制造商。英特尔去年夏天发布的数据显示，仅背面电源就带来了6% 的性能提升。　　英特尔 18A 工艺技术的背面供电网络技术将与英特尔 20A 芯片中的技术基本相同。然而，它在Clearwater Forest 中得到了更大的利用。即将推出的 CPU 在基础芯片中包含所谓的“片内电压调节器”。使电压调节接近其驱动的逻辑意味着逻辑可以运行得更快。距离越短，调节器就能更快地响应电流需求的变化，同时消耗更少的功率。　　由于逻辑芯片使用背面供电，因此电压调节器和芯片逻辑之间的连接电阻要低得多。“通过技术提供的动力以及 Foveros 堆叠为我们提供了一种非常有效的连接方式，”Fetzer 说道。　　3、RibbonFET，下一代晶体管　　除了背面电源之外，该芯片制造商还采用英特尔 20A 工艺改用不同的晶体管架构：RibbonFET。自 2011 年以来， RibbonFET是纳米片或全栅晶体管的一种形式，它取代了FinFET(自 2011 年起 CMOS 的主力晶体管)。在 Intel 18A 中，Clearwater Forest 的逻辑芯片将采用第二代 RibbonFET 工艺制造。Fetzer 表示，虽然这些设备本身与 Intel 20A 中出现的设备没有太大区别，但设备的设计具有更大的灵活性。　　他表示，“除了实现高性能 CPU 所需的功能之外，还有更广泛的设备可以支持各种代工应用”，而这正是 Intel 20A 工艺的设计目的。　　其中一些变化源于 FinFET 时代失去的一定程度的灵活性。在 FinFET 出现之前，采用相同工艺的晶体管可以制成多种宽度，从而允许在性能(伴随更高电流)和效率(需要更好地控制漏电流)之间进行或多或少的连续权衡。由于 FinFET 的主要部分是具有规定高度和宽度的垂直硅鳍，因此现在必须采取设备具有多少鳍的形式进行权衡。因此，使用两个翅片可以使电流加倍，但没有办法将其增加 25% 或 50%。　　有了纳米片器件，改变晶体管宽度的能力又回来了。“RibbonFET 技术可在同一技术基础上实现不同尺寸的焊带，”Fetzer 说道。“当我们从英特尔 20A 转向英特尔 18A 时，我们在晶体管尺寸方面提供了更大的灵活性。”　　这种灵活性意味着设计人员可以用来构建系统的标准单元(基本逻辑块)可以包含具有不同属性的晶体管。这使得英特尔能够开发出一个“增强型库”，其中包括比英特尔 20A 工艺的标准单元更小、性能更好或更高效的标准单元。　　4、第二代EMIB　　在 Clearwater Forest 中，处理输入和输出的芯片使用第二代英特尔EMIB水平连接到基础芯片(具有高速缓存和网络的芯片) 。EMIB 是一小块硅，包含一组密集的互连和微凸块，旨在将一个芯片连接到同一平面上的另一个芯片。硅嵌入封装本身，以形成芯片之间的桥梁。　　自 Sapphire Rapids 于 2023 年发布以来，该技术已在英特尔 CPU 中投入商业使用。它是一种成本较低的替代方案，可将所有芯片放在硅中介层上，硅中介层是一块带有互连图案的硅片，其大小足以容纳所有芯片。系统的芯片可供放置。除了材料成本之外，硅con 中介层的建造成本可能很高，因为它们通常比标准硅工艺设计的尺寸大几倍。　　第二代 EMIB 今年与 Granite Rapids CPU 一起首次亮相，它将微凸块连接的间距从 55 微米缩小到 45 微米，并提高了电线的密度。这种连接的主要挑战是封装和硅在加热时以不同的速率膨胀。这种现象可能会导致翘曲，从而破坏连接。　　此外，就 Clearwater Forest 而言，“还存在一些独特的挑战，因为我们将常规芯片上的 EMIB 连接到 Foveros Direct 3D 基础芯片和堆栈上的 EMIB”，Fetzer 说道。他说，这种情况最近被重新命名为 EMIB 3.5 技术(以前称为 co-EMIB)，需要采取特殊步骤来确保所涉及的应力和应变与 Foveros 堆栈中的硅兼容，Foveros 堆栈比普通芯片更薄。　　生态系统齐聚一堂：EDA 工具和 IP 已准备就绪　　最后，今天活动的一部分专门面向英特尔以外的供应商，他们负责提供完成英特尔代工厂生态系统所需的其余工具、IP 和其他部分。　　向合同制造的转变给英特尔带来了几项变化，其中最大的变化之一是如何为英特尔晶圆厂设计芯片。当英特尔只生产供内部使用的芯片时，该公司可以自由地使用他们需要的任何工具，无论他们需要什么工具——标准化的必要性并不高，更不用说向外界公开这些流程的工作原理了。但现在英特尔代工厂的大门已经敞开，英特尔必须与工具提供商密切合作，以便外部公司能够成功使用他们的晶圆厂。这意味着英特尔正在从完全内部生态系统过渡到外部生态系统;他们未来的成功部分取决于确保客户为其晶圆厂开发芯片的一切都到位。　　最终结果是，英特尔代工厂一直与电子设计自动化 (EDA) 提供商的知名企业合作，他们的工具是现代芯片设计的基础。这包括 Synopsys、Cadence、Ansys、西门子等。其中许多人将在今天早上的 Direct Connect 活动上发表讲话，宣布他们的工具已获得英特尔代工厂外部节点的认证。　　有趣的是，Intel Foundry 今天还宣布围绕 EMIB 开展广泛的行业合作。我期待在今天上午晚些时候计划的 EDA 会议上听到更多相关信息，但据英特尔称，该公司一直在与 EDA 工具供应商合作，以简化 EMIB 在芯片设计中的使用，从而加快 EMIB 的开发和交付- 为英特尔代工客户配备的芯片。　　除了 EDA 工具之外，英特尔还与 IP 提供商合作，以便将其关键 IP 移植到英特尔 Foundry 的工艺节点上或以其他方式开发。这是一个更大的合作伙伴列表，涵盖了从普通(内存 PHY)到 CPU 内核等复杂设计的所有内容。即使是最大的芯片设计商也不会完全在内部设计所有内容，因此获取充实芯片设计所需的基础 IP 块是英特尔代工生态系统的另一个主要需求。　　总体而言，英特尔代工在过去几年中一直在吸引各种公司。但可以说，CPU 设计商 Arm 是英特尔最重要的 IP 供应商。除了基于 Arm 的芯片已经从英特尔曾经坚如磐石的数据中心业务中占据了很大份额(尤其是云供应商现在设计自己的芯片)之外，Arm 也是非常受欢迎的人工智能加速器组合 - 甚至 Arm 本身也是如此期待他们的下一代 Neoverse 设计。因此，如果英特尔代工厂想要进军新兴(且利润丰厚)的人工智能市场，他们不仅需要能够提供制造人工智能加速器的能力，还需要提供与之配套的CPU内核。　　但在这方面，应该指出的是，英特尔本身也是这里的IP供应商。英特尔产品部门将作为小芯片/IP 供应商，甚至作为半定制设计公司来竞争业务，可以想象，该公司可以为真正需要定制级别的大客户提供基于英特尔 IP 的定制设计。出于显而易见的原因，今天公告的重点是围绕英特尔代工，但英特尔代工业务的成功将不仅仅是仅仅基于第三方 IP 为第三方制造芯片。

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英特尔

发布时间：2024-02-22 11:04 阅读量：1558 继续阅读>>

2024年多家半导体制造商在日本新建<span style='color:red'>晶圆</span>厂投产

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2024年多家半导体制造商在日本新建晶圆厂投产

　　随着台积电在2月24日开幕的熊本晶圆厂以及其他多个日本或外资半导体制造商在日本新建的晶圆厂的大规模生产，市场人士预计这将刺激日本国内半导体供应链的成长和发展，提高日本的半导体制造能力。　　台积电熊本晶圆厂2/24将开幕　　在熊本县菊阳町，由台积电、SONY和日本电装(DENSO)投资的日本先进半导体制造(JASM)公司，目前正在兴建一座12寸晶圆厂，该工厂将采用12/16纳米以及22/28纳米制程技术，主要生产供应车用电子使用的芯片。该晶圆厂预计于2月24日开幕，预计将于2024年第四季开始大量生产。　　市场人士表示，这一新晶圆厂的开发将使日本逻辑IC制程技术获得重大进步，从瑞萨电子的40纳米制程转向JASM的12纳米制程，这被视为日本半导体复兴政策的第一步。对此，日本政府也为JASM晶圆厂提供4,760亿日元(约合32亿美元)的资金补助，补助金额占该晶圆厂总支出86亿美元的近三分之一。　　铠侠和西数合资兴建12寸晶圆厂　　NAND Flash 快闪存储器大厂铠侠(Kioxia)和西数正合资在三重县四日市建设一座12寸晶圆厂。该工厂将于2024年3月准备量产3D NAND Flash闪存产品。市场人士指出，该晶圆厂将斥资2,800亿日圆(约18亿美元)，其中日本政府补高达929亿日元(约6亿美元)。至于，位于岩手县北上的另一家铠侠和西数合资工厂，则将于2024年下半年开幕。而该计划原定于2023年完工，但由于市场状况不佳，因为整个计划遭到延后。　　瑞萨电子扩产功率半导体产能　　瑞萨电子预计将于2024年推出新的功率半导体生产线，不过，因为该公司位于山梨县的甲府工厂于2014年10月已经关闭。因此，为了应对电动汽车(EV)功率半导体不断成长的需求，该公司承诺斥资900亿日圆在现有工厂安装一条12寸晶圆生产线。未来，新生产线将使瑞萨电子能够增强其IGBT和MOSFET等功率半导体的产能，并计划于2024年达成量产目标。而对于瑞萨电子的扩产计划，预计也将获得日本经济产业省的补贴支持。　　东芝和罗姆半导体合作整合产线发展功率半导体　　东芝和罗姆半导体(ROHM)达成一项协议。根据协议，东芝功率半导体工厂将开始与罗姆在宫崎县国富市新开发的碳化硅(SiC)功率半导体工厂进行生产整合。罗姆位于国富市的新工厂将采用8寸SiC晶圆技术，预计于2024年底开始量产，并部分完成工厂建设。而此次合作预计将获得政府补贴，相当于该项目投资的三分之一。　　2025年及以后日本新晶圆厂计划　　2025 年之后，日本将出现更多晶圆厂，包括美光科技位于广岛县的新 1-gamma(1γ)DRAM 生产厂。JSMC 是晶圆代工厂力积电(PSMC)的晶圆制造子公司，其与日本金融集团SBI合作，计划在2027 年完成兴建后量产芯片。至于，日本半导体新创企业Raapidus也计划在2027年在北海道量产2纳米芯片。　　据报道，台积电正在考虑在熊本县菊阳町建造日本的第二家晶圆厂。预计最快在2月6日，台积电将正式宣布第二晶圆厂的地点。此前，台积电董事长刘德音表示，他们正在评估在日本建造第二家晶圆厂的可能性，并与日本政府进行讨论。如果决定建造第二家晶圆厂，该厂预计将使用7纳米到16纳米的制程技术生产产品。

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半导体

发布时间：2024-02-01 09:14 阅读量：1612 继续阅读>>

<span style='color:red'>晶圆</span>和芯片的关系是什么

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晶圆和芯片的关系是什么

　　晶圆和芯片是半导体制造过程中的两个重要概念，它们在电子行业中有着密切的联系。本文AMEYA360将探讨晶圆和芯片之间的关系以及它们在半导体生产中的作用。　　一、什么是晶圆　　晶圆是一种平坦且具有高纯度的硅片，通常采用单晶硅或多晶硅材料制成。它的外观类似于一张圆形的薄片，直径可以达到几英寸甚至更大。晶圆经过一系列的加工步骤，如清洗、抛光和化学处理，以保证表面的光洁度和纯度。　　二、晶圆的制备过程　　晶圆的制备过程包括以下主要步骤：　　材料准备：制备晶圆需要高纯度的硅原料。首先，硅原料会经过熔炼和精炼的过程，去除杂质，提高纯度。　　单晶生长：通过将高纯度的硅熔液冷却，使其逐渐凝固结晶，形成单晶硅。这一过程称为单晶生长。单晶生长可以通过多种方法实现，如凝固法和气相沉积法。　　切割和抛光：单晶硅块经过切割和抛光的步骤，将其形成圆形的薄片，即晶圆。抛光过程非常关键，以确保晶圆表面平整度和纯度。　　清洗和检验：最后，晶圆会经过严格的清洗和检验，以确保表面没有杂质和缺陷。　　三、什么是芯片　　芯片是在晶圆上制造的集成电路或微电子元件。它是一个微小而复杂的电子装置，通常由晶体管、电容器和电阻器等多个电子元件组成。芯片中的电子元件被精密地布局和连接，以实现特定的功能和电路。　　四、芯片制造过程　　芯片的制造过程分为以下主要步骤：　　掩膜制备：掩膜是用于定义芯片电路图案的模板。它由设计师根据电路需求绘制并转移到光刻掩膜上。　　光刻：光刻是将掩膜图案转移到晶圆表面的过程。通过照射光刻胶，并利用掩膜中的图案进行曝光和显影，形成光刻胶图案。　　刻蚀：刻蚀是将光刻胶图案转移到晶圆表面的过程。晶圆经过刻蚀处理，去除未被光刻胶保护的部分材料，形成所需的电路结构。　　沉积和蚀刻：沉积和蚀刻是在芯片制造过程中重要的步骤，用于添加或移除特定材料。沉积是指将材料层通过化学气相沉积(CVD)或物理气相沉积(PVD)等方法添加到晶圆表面。而蚀刻则是通过湿法或干法将不需要的材料层从晶圆上去除。　　清洗和检验：制造芯片过程中，晶圆会经过多次清洗和检验，以确保电路的质量和可靠性。清洗过程有助于去除残留的化学物质和杂质，而检验过程用于验证芯片的性能和功能。　　封装和测试：最后，芯片需要进行封装和测试。封装是将芯片连接到外部引脚和封装材料中，以保护芯片，并提供与其他电路的连接。测试过程用于验证芯片的功能和性能，并筛选出任何缺陷或故障。　　五、晶圆和芯片的关系　　晶圆是芯片制造的基础，它提供了一个纯净、平坦的介质来构建芯片。晶圆上的材料加工和处理过程形成了芯片的结构和电路图案。芯片制造过程中，晶圆经过一系列的工艺步骤，如切割、抛光、光刻、刻蚀、沉积和清洗等，使得芯片的电路结构得以实现。　　晶圆的大小和质量对芯片制造具有重要影响。较大直径的晶圆可以容纳更多的芯片，提高生产效率。而高纯度和表面平整度的晶圆有助于减少芯片制造中的杂质和缺陷。　　晶圆和芯片之间的关系可以类比为建筑领域中的土地和房屋的关系。晶圆是提供构建芯片所需的基础材料，而芯片则是在晶圆上建造的微小电子装置。晶圆决定了芯片的规模和可行性，而芯片则代表着晶圆上电子器件的集合和功能。

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芯片

发布时间：2024-01-05 14:41 阅读量：1714 继续阅读>>

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发力高端晶圆与成品芯片测试！思瑞浦车规级测试中心正式运营

　　12月21日，聚焦高性能模拟芯片与嵌入式处理器的半导体公司——思瑞浦(3PEAK，股票代码：688536)的车规级测试中心开业仪式在苏州工业园区隆重举行，标志着思瑞浦车规级测试中心正式投入运营。　　苏州市副市长张桥先生，苏州工业园区党工委委员、管委会副主任倪乾先生等嘉宾，思瑞浦董事长周之栩先生等公司高层，共同出席仪式。　　苏州工业园区党工委委员、管委会副主任倪乾先生在致辞中表示，“苏州一直以来都非常重视集成电路产业的发展，并且具有完备的生态体系和优厚的“先天”优势。思瑞浦作为园区首批“科技领军人才”项目、IC设计产业的杰出代表，凭借领先的研发实力、高质量高标准的产品能力，确立了国内模拟芯片领军地位。思瑞浦在园区投资布局测试中心项目的启用，将为推动园区集成电路产业强链补链提供强劲支撑。园区将以更高水平推动创新链、产业链、资金链、人才链深度融合，以更加有力的要素支撑、更加一流的营商环境，推动包括思瑞浦在内的园区集成电路企业加速做大做强。我们衷心希望思瑞浦继续深耕园区，协同更多创新资源，助力园区和苏州高质量发展。”　　思瑞浦董事长周之栩先生在致辞中表示，“思瑞浦车规级测试中心是思瑞浦在苏州工业园区深耕布局的重大项目，定位高端车规级晶圆和成品芯片测试，这是思瑞浦从设计向测试产业链延伸的战略举措，车规级测试中心将作为公司重要的业务发力点，持续技术创新，打造高性能、高质量、高可靠性的产品。”　　随着芯片集成度、复杂度不断提升以及下游应用领域对产品质量及可靠性的要求愈加严苛，思瑞浦车规级测试中心的建成与运营，加强了公司在自有高端产品晶圆测试和成品测试环节的自主可控，提升了研发技术和测试工艺的协同效应，增强了对芯片测试全流程的质量控制，为公司供应链安全、技术保密和研发迭代提供强有力支撑。　　坐落于苏州工业园区，思瑞浦车规级测试中心计划总投资7.8亿元，整体面积近8000平方米，建有千级和万级两个无尘室车间，以高端车规产品的标准进行建设，支持常温、高温和低温测试，能满足不同尺寸的晶圆以及不同封装形式的成品芯片测试。

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思瑞浦

发布时间：2023-12-21 15:12 阅读量：1673 继续阅读>>

佰维存储<span style='color:red'>晶圆</span>级先进封测制造项目落地东莞松山湖！

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佰维存储晶圆级先进封测制造项目落地东莞松山湖！

　　近日，深圳佰维存储科技股份有限公司的晶圆级先进封测制造项目正式落地东莞松山湖高新技术产业开发区，签约仪式在东莞市成功举办。佰维存储董事长孙成思，总经理何瀚，创始人孙日欣，以及公司旗下惠州佰维、广东芯成汉奇(此项目实施主体)总经理刘昆奇出席了签约仪式。东莞市委副书记、市长吕成蹊，东莞市委副书记、松山湖党工委书记刘炜，松山湖党工委副书记、管委会主任欧阳南江、东莞市投资促进局局长陈顺娇出席并见证合约签署的庄严时刻。此外，出席本次签约仪式的还有来自学术界、金融界以及产业链的重量级嘉宾，原广东工业大学党委书记、校长、现广工大国家重点实验室主任陈新教授，达晨资本合伙人梁国智、王赞章，国家开发银行深圳分行处长孙宸，副处长李皓，中国进出口银行深圳分行处长吴金瑢，广州慧智微电子董事长、总经理李阳等贵宾隆重出席了签约仪式。　　晶圆级先进封测系介于前道晶圆制造与后道封装测试之间的半导体制造中道工序，采用光刻，刻蚀，电镀，PVD，CVD，CMP，Strip等前段晶圆制造工序，以实现凸块(Bumping)，重布线(RDL)，扇入(Fan-in)，扇出(Fan-out)，硅通孔(TSV)等工艺技术，不仅可以将芯片直接封装在晶圆上，节省物理空间，还能够将多个芯片集成在同一个晶圆上，实现更高的集成度。落地晶圆级先进封测项目有利于公司产品实现更大的带宽、更高的速度、更灵活的异构集成以及更低的能耗，赋能移动消费电子、高端超级计算、游戏、人工智能和物联网等应用领域的客户。　　综合来看，佰维存储具备实施该项目所需的技术保障和竞争优势。得益于在存储器先进封测领域的深厚积累，公司掌握16层叠Die、30~40μm超薄Die、多芯片异构集成等先进封装工艺，为NAND、DRAM芯片和SiP封装产品的创新力及大规模量产提供支持。目前，公司已构建成建制的、具备国际化视野的专业晶圆级先进封装技术和运营团队，并与广东工业大学省部共建精密电子制造技术与装备国家重点实验室(广工大国重实验室)等高校达成战略合作，共同推动大湾区发展晶圆级先进封测技术，赋能项目实施和商业成功。　　晶圆级先进封测技术是当前半导体产业的重点发展方向之一，其广泛应用将进一步推动电子设备的发展和智能化进程，助力集成电路产业实现高算力、低功耗的良性发展。落地晶圆级先进封测是佰维存储顺应先进存储器发展需要、存储和逻辑整合技术趋势下的前瞻性布局，项目旨在树立大湾区先进封测的标杆。公司积极推进与IC设计厂商、晶圆制造厂商以及终端客户等产业链伙伴实现“WIN-WIN”共赢，为大湾区的集成电路补链、强链建设添砖加瓦，提升集成电路产业规模和技术水平。

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佰维存储

发布时间：2023-12-01 14:05 阅读量：1991 继续阅读>>

型号	品牌	询价
RB751G-40T2R	ROHM Semiconductor
CDZVT2R20B	ROHM Semiconductor
TL431ACLPR	Texas Instruments
MC33074DR2G	onsemi
BD71847AMWV-E2	ROHM Semiconductor

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BP3621	ROHM Semiconductor
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BU33JA2MNVX-CTL	ROHM Semiconductor
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